CN103811056A - 非易失性存储器的钳位电路 - Google Patents
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Abstract
本发明公开了一种非易失性存储器的钳位电路，借助带隙基准电路的基准电压模块和反比电压模块的输出，通过增加辅助电路在原有的二极管链钳位电路的基础上提高了低温时经过钳位电路的输出电压，降低了高温时经过钳位电路的输出电压，以解决在低温时现有二极管链钳位电路不能提供足够写操作电压，且在高温时导致存储单元MOS管被击穿的问题。
Description
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种非易失性存储器的钳位电路。
背景技术
在现有的非易失性存储器中，存储单元的安全工作电压为15.5至16.5V，若实际的工作电压超过安全工作电压的范围就会造成存储单元中的MOS晶体管击穿或造成写操作不充分。为了保证存储单元能在安全的工作电压中工作，通常使用钳位电路将存储单元的工作电压钳位在一定的范围之内。
图1为现有典型的二极管链钳位电路，包括两个背对背设置的二极管，其中，第一二极管负极连接第二二极管负极，第二二极管正极接地，第一二极管的正极连接电源的电压输出端，由电压输出端提供的输出电压通常大于钳位电路的击穿电压，此时钳位电路被击穿，有电流通过钳位电路，一部分电流通过钳位电路流入大地，从而将电源的输出电压调低，通常，经过钳位电路后的输出电压等于钳位电路的击穿电压，从而钳位电路为存储器提供了安全的电源电压。
现有的二极管链钳位电路在实际应用中会由于二极管的温度特性而发生改变，具体如图2所示，图2中曲线V2为二极管链钳位电路的击穿电压随温度的变化曲线，曲线V1为存储单元中的MOS晶体管击穿电压随温度变化曲线，直线V3为保证存储单元写操作的最低电压。由图2可知，当温度小于约-15摄氏度时，二极管链钳位电路的击穿电压（经过钳位电路后的输出电压）小于保证存储单元写操作的最低电压，即意味着此时存储单元的写操作电压是不充分的；当温度高于温度约95摄氏度时，二极管链钳位电路的击穿电压（经过钳位电路后的输出电压）大于存储单元中的MOS晶体管击穿电压，即意味着此时存储单元存在击穿的风险。
发明内容
鉴于现有技术的问题，本发明提供了一种非易失性存储器的钳位电路，以避免在低温时现有二极管链钳位电路不能提供足够写操作电压，且在高温时导致存储单元MOS管被击穿的问题。
本发明采用的技术方案如下：一种非易失性存储器的钳位电路，包括：分压电路、两个比较器和主电路；
所述分压电路包括一个输入端和两个输出端，用于将带隙基准电路中基准电压模块输出的基准电压分解为大小不同的两个参考电压，其中，所述分压电路的输入端与带隙基准电路的基准电压模块输出端连接，所述分压电路的两个输出端分别与一个所述比较器连接；
所述两个比较器分别包括两个输入端和一个输出端，每个比较器的一个输入端与分压电路的一个输出端连接，另一个输入端与带隙基准电路中的反比电压模块的输出端连接，输出端与主电路连接；所述两个比较器中的每一个比较器用于对比所述参考电压与反比电压模块输出电压大小，并在反比电压模块输出电压小于参考电压时输出高电平，在反比电压模块输出电压高于参考电压时输出低电平；
所述主电路包括与两个比较器输出端一一对应连接的两个电平转换器、两个开关电路以及三个二极管；
其中，每个所述电平转换器的与一个所述比较器的输出端连接，并与一个开关电路连接，用于在接收到高电平时打开开关电路，当接收到低电平时闭合开关电路；
所述三个二极管串联，其中，第一二极管的正极与电源连接、第一二极管的负极与第二二极管的正极连接、第二二极管的负极与第三二极管的负极连接、第三二极管的正极接地；所述两个开关电路中的一个与第一二极管并联、另一个开关电路与第二二极管并联。
进一步，所述两个开关电路为两个PMOS晶体管；
其中，每个电平转换器包括一个输出端和一个输入端，每个所述电平转换器的输入端与一个所述比较器的输出端连接，每个所述电平转换器的输出端与一个PMOS晶体管的栅极连接，当所述电平转换器接收到高电平时，所述电平转换器输出高电压信号，以关断与其连接的PMOS晶体管，当所述电平转换器接收到低电平时，所述电平转换器输出低电压信号，以导通与其连接的PMOS晶体管；
所述两个PMOS晶体管分别与第一二极管和第二二极管并联，其中，第一PMOS晶体管的源极与电源连接，第一PMOS晶体管的漏极与第一二极管的负极连接，第一PMOS晶体管的栅极与一个所述电平转换器的输出端连接；第二PMOS晶体管的源极与第二二极管的负极连接，第二PMOS晶体管的漏极与第二二极管的正极连接，第二PMOS晶体管的栅极与另一个电平转换器的输出端连接。
进一步，所述分压电路包括串联于分压电路输入端与地之间的至少三个分压电阻，所述分压电路的两个分压输出端分别形成在不同的两对相邻电阻之间。
进一步，所述分压电路的分压电阻电阻值相同。
采用在本发明所提供的非易失性存储器的钳位电路，借助带隙基准电路的基准电压模块和反比电压模块的输出，通过增加辅助电路在原有的二极管链钳位电路的基础上提高了低温时经过钳位电路的输出电压，降低了高温时经过钳位电路的输出电压，以解决在低温时现有二极管链钳位电路不能提供足够写操作电压，且在高温时导致存储单元MOS管被击穿的问题。
附图说明
图1为现有非易失性存储器的钳位电路的电路示意图；
图2为现有二极管链钳位电路输出电压随温度变化的曲线图；
图3为本发明一种非易失性存储器的钳位电路的典型实施例示意图；
图4为本发明一种非易失性存储器的钳位电路中分压电路P的电路结构示意图；
图5为本发明参考电压Vref1和Vref2与反比电压模块输出电压Vremp随温度变化的曲线图；
图6为本发明钳位电路输出电压随温度变化的曲线图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明是基于以下构思实现的，现有的存储器集成电路中一般都设置有带隙基准电路，而带隙基准电路包括与温度系数成正比的正比电压模块和与温度系数成反比的反比电压模块，以及接收正比电压模块输出和反比电压模块输出生成与温度系数无关的恒定电压的基准电压模块，利用带隙基准电路中与温度有关的模块的输出以及与温度无关的模块的输出即可构成一个等效于温度传感器的结构，并由该结构与现有的二极管链钳位电路结合解决现有钳位电路在高温和低温时存在的问题。
具体的，基于上述构思，本发明提供了一种非易失性存储器的钳位电路，其典型实施例如图3所示，包括分压电路P、两个比较器和主电路；
其中，分压电路P包括一个输入端IN和两个输出端OUT1和OUT2，分压电路P的输入端IN与带隙基准电路Bandgap的基准电压模块R输出端连接，分压电路P的两个输出端OUT1和OUT2分别与一个比较器连接；分压电路P用于将带隙基准电路Bandgap中基准电压模块R输出的基准电压Vref分解为大小不同的两个参考电压Vref1和Vref2；
分压电路P的电路结构如图4所示，包括串联于分压电路输入端IN与地之间的n个分压电阻r1-rn，其中n大于等于3，分压电路P的两个输出端OUT1和OUT2分别形成在不同的两对相邻电阻之间；在本发明典型实施例，分压电阻r1-rn的电阻值相同，进而保证将基准电压Vref分解为大小不同的两个参考电压Vref1和Vref2；作为举例，如图4所示，输出端OUT1形成在r2与r3之间，则OUT1的输出Vref1为Vref·（n-2）/n，输出端OUT2形成在rn-1与rn之间，则OUT2的输出Vref2为Vref/n。
由于基准电压模块R输出的基准电压Vref与温度无关，为固定值，因此，通过分压电路P后得到的两个参考电压Vref1和Vref2也为与温度无关的固定电压值。
需要说明的是，本领域技术人员可采用其他的分压电路以实现将基准电压Vref分解为大小不同的两个参考电压Vref1和Vref2；进一步，本实施例提供的分压电路中，也可以根据需要适应性的调整输出端OUT1和OUT2的形成位置，以获得不同的两个参考电压Vref1和Vref2。
两个比较器分别包括两个输入端和一个输出端，其中第一比较器的一个输入端与分压电路P的一个输出端OUT1连接，另一输入端与带隙基准电路Bandgap中的反比电压模块N的输出端连接，输出端与主电路连接；两个比较器中的每一个比较器用于对比参考电压Vref1或Vref2与反比电压模块输出电压Vtemp之间的大小，并在反比电压模块N输出电压Vtemp小于参考电压时输出高电平，在反比电压模块N输出电压Vtemp高于参考电压时输出低电平；
主电路包括与两个比较器输出端一一对应连接的两个电平转换器Tr1和Tr2、作为开关电路的两个PMOS晶体管F1和F2以及三个二极管D1、D2、D3；
其中，电平转换器Tr1和Tr2用于在接收到高电平时输出高压信号，当接收到低电平时输出低压信号；每个电平转换器包括一个输入端和一个输出端，每个电平转换器的输入端和与其一一对应的比较器的输出端连接，电平转换器Tr1或Tr2的输出端与一个PMOS晶体管的栅极G1或G2连接；
三个二极管D1、D2、D3串联，其中，第一二极管D1的正极与电源VPP连接、第一二极管D1的负极与第二二极管D2的正极连接、第二二极管D2的负极与第三二极管D3的负极连接、第三二极管D3的正极接地；
两个PMOS晶体管F1和F2分别与第一二极管D1和第二二极管D2并联，其中，第一PMOS晶体管F1的源极s1与电源VPP连接，第一PMOS晶体管F1的漏极d1与第一二极管D1的负极连接，第一PMOS晶体管F1的栅极G1与一个电平转换器Tr1的输出端连接；第二PMOS晶体管F2的源极s1与第二二极管的负极连接，第二PMOS晶体管F2的漏极d2与第二二极管D2的正极连接，第二PMOS晶体管F2的栅极G2与另一个电平转换器Tr2的输出端连接。
如图3所示的钳位电路结构，在工作时，首先通过分压电路P将带隙基准电路Bandgap中的基准电压模块输出的基准电压Vref分解成两个大小不同的恒压参考电压Vref1和Vref2，并通过两个比较器分别将反比电压模块N的输出电压Vtemp与参考电压Vref1和Vref2进行对比，对比结果会出现以下三种情况：
结合图5，当温度小于Tref1时，反比电压模块N的输出电压Vtemp高于参考电压Vref1和Vref2，此时，两个比较器的输出T1和T2均为高电平，电平转换器Tr1和Tr2在分别收到高电平T1和T2后均输出高压信号至PMOS晶体管的栅极G1和G2，此时，第一PMOS晶体管和第二PMOS晶体管均击穿，等效于两个开关电路均处于打开状态，经过钳位电路的输出电压即为二极管D1、D2、D3的击穿电压即为电源输入电压VPP；
当温度大于Tref1小于Tref2时，反比电压模块N的输出电压Vtemp低于参考电压Vref1，高于参考电压Vref2，两个比较器的输出T1为低电平，T2为高电平，电平转换器Tr1在收到低电平T1输出一个低压信号至第一PMOS晶体管栅极G1，使得第一PMOS晶体管导通，电平转换器Tr2在收到高电平T2后输出一个高电压信号至第二PMOS晶体管栅极G2，以击穿第二PMOS晶体管，此时，等效于两个开关电路一个处于打开状态，一个处于闭合状态，经过钳位电路的输出电压实际为二极管D2和D3的击穿电压，与现有技术中的二极管链钳位电路相同；
当温度大于Tref2时，反比电压模块N的输出电压Vtemp低于参考电压Vref1和Vref2，此时，两个比较器的输出T1和T2均为低电平，电平转换器Tr1和Tr2在分别收到低电平T1和T2后均输出低压信号至PMOS晶体管的栅极G1和G2，此时，第一PMOS晶体管和第二PMOS晶体管均导通，等效于两个开关电路均处于闭合状态，经过钳位电路的输出电压等效于D3的击穿电压。
如图6所示，应用本实施例的钳位电路后，在温度小于Tref1时，经过钳位电路的输出电压V2基本维持在保证存储单元写操作的最低电压值V3之上，在温度大于Tref1小于Tref2时等效于现有的二极管链钳位电路，在温度大于Tref2后钳位电路的输出电压V2基本维持在存储单元中的MOS晶体管击穿电压V1之下。因此，解决了现有二极管链钳位电路在低温时现有二极管链钳位电路不能提供足够写操作电压，且在高温时导致存储单元MOS管被击穿的问题。
需要说明的是，作为参考电压Vref1和Vref2、参考温度Tref1和Tref2的数值在本发明中并不做限定，本领域技术人员可根据不同的存储电路中温度与电压的特性及带隙基准电路Bandgap中的反比电压模块N输出电压Vtemp通过有限次实验等手段确定具体取值。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (4)
1.一种非易失性存储器的钳位电路，其特征在于，包括分压电路、两个比较器和主电路；
所述分压电路包括一个输入端和两个输出端，用于将带隙基准电路中基准电压模块输出的基准电压分解为大小不同的两个参考电压，其中，所述分压电路的输入端与带隙基准电路的基准电压模块输出端连接，所述分压电路的两个输出端分别与一个所述比较器连接；
所述两个比较器分别包括两个输入端和一个输出端，每个比较器的一个输入端与分压电路的一个输出端连接，另一个输入端与带隙基准电路中的反比电压模块的输出端连接，输出端与主电路连接；所述两个比较器中的每一个比较器用于对比所述参考电压与反比电压模块输出电压大小，并在反比电压模块输出电压小于参考电压时输出高电平，在反比电压模块输出电压高于参考电压时输出低电平；
所述主电路包括与两个比较器输出端一一对应连接的两个电平转换器，以及两个开关电路和三个二极管；
其中，每个所述电平转换器与一个所述比较器的输出端连接，并与一个开关电路连接，用于在接收到高电平时打开开关电路，当接收到低电平时闭合开关电路；
所述三个二极管串联，其中，第一二极管的正极与电源连接、第一二极管的负极与第二二极管的正极连接、第二二极管的负极与第三二极管的负极连接、第三二极管的正极接地；所述两个开关电路中的一个与第一二极管并联、另一个开关电路与第二二极管并联。
2.根据权利要求1所述的钳位电路，其特征在于，所述两个开关电路为两个PMOS晶体管；
其中，每个电平转换器包括一个输出端和一个输入端，每个所述电平转换器的输入端与一个所述比较器的输出端连接，每个所述电平转换器的输出端与一个PMOS晶体管的栅极连接，当所述电平转换器接收到高电平时，所述电平转换器输出高电压信号，以关断与其连接的PMOS晶体管，当所述电平转换器接收到低电平时，所述电平转换器输出低电压信号，以导通与其连接的PMOS晶体管；
所述两个PMOS晶体管分别与第一二极管和第二二极管并联，其中，第一PMOS晶体管的源极与电源连接，第一PMOS晶体管的漏极与第一二极管的负极连接，第一PMOS晶体管的栅极与一个所述电平转换器的输出端连接；第二PMOS晶体管的源极与第二二极管的负极连接，第二PMOS晶体管的漏极与第二二极管的正极连接，第二PMOS晶体管的栅极与另一个电平转换器的输出端连接。
3.根据权利要求1所述的钳位电路，其特征在于，所述分压电路包括串联于分压电路输入端与地之间的至少三个分压电阻，所述分压电路的两个分压输出端分别形成在不同的两对相邻电阻之间。
4.根据权利要求3所述的钳位电路，其特征在于，所述分压电路的分压电阻电阻值相同。
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