CN103730455A - 底部芯片上具有光敏电路元件的堆叠芯片图像传感器 - Google Patents

Abstract

本申请案涉及一种底部芯片上具有光敏电路元件的堆叠芯片图像传感器。一种实例成像传感器系统包含形成于第一晶片的第一半导体层中的背侧照明CMOS成像阵列。所述CMOS成像阵列包含N数目个像素，其中每一像素包含光电二极管区。所述第一晶片在所述第一晶片的第一金属堆叠与第二晶片的第二金属堆叠之间的结合界面处结合到所述第二晶片。存储装置安置在所述第二晶片的第二半导体层中。所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管区累积的图像电荷的信号。每一存储单元包含对光诱发泄漏敏感的电路元件。

Description

底部芯片上具有光敏电路元件的堆叠芯片图像传感器

对相关申请案的交叉参考

本申请案主张2012年10月16日申请的第61/714,665号美国临时申请案的权利。

技术领域

本申请案涉及图像传感器，更具体来说，涉及堆叠芯片形成中的CMOS图像传感器。顶部芯片包含CMOS成像阵列。底部芯片包含需要进行屏蔽以免受光的光敏电路元件。

背景技术

图像传感器已变得普遍存在。其广泛地用于数字摄像机、蜂窝电话、监控摄像机以及医学、汽车和其它应用中。用以制造图像传感器(且更明确地说，互补金属氧化物半导体(“CMOS”)图像传感器)的技术继续以较大步幅进步。举例来说，对较高分辨率和较低功率消耗的需求激励这些图像传感器的进一步小型化和集成。

一些常规图像传感器并有像素内存储器。举例来说，以引用的方式并入本文中的第8,445,828号美国专利描述了一种在变化的集成周期内并有像素内存储器的高动态范围CMOS图像传感器。即，部分地通过存储在像素内存储器中的信号从先前集成周期确定集成周期。每一像素包含存储关于所述像素的集成周期信息的存储器锁存电路。可个别地存取这些存储器元件中的每一者。然而，并入于像素内存储器中的电路元件中的一些电路元件可能对光诱发泄漏敏感。

发明内容

本申请案揭示一种成像传感器系统。所述系统可包括：第一晶片的第一半导体层；互补金属氧化物半导体(CMOS)成像阵列，其形成于所述第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以从所述第一半导体层的背侧接收光；第一金属堆叠，其安置在所述第一半导体层的所述前侧上；第二晶片的第二半导体层；第二金属堆叠，其安置在所述第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及存储装置，其形成于所述第二半导体层中且借助于所述第一金属堆叠和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管累积的图像电荷的信号且其中所述N数目个存储单元中的每一者包含光敏电路元件。

本申请案还揭示一种集成电路系统。所述系统可包括：第一晶片，其具有多个第一晶粒，每一第一晶粒包含：

互补金属氧化物半导体(CMOS)成像阵列，其形成于所述第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以从所述第一半导体层的背侧接收光；

第一金属堆叠，其安置在所述第一半导体层的所述前侧上；以及

第二晶片，其具有多个第二晶粒，每一第二晶粒包含：

第二金属堆叠，其安置在第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及

存储装置，其形成于所述第二半导体层中且借助于所述第一金属堆叠和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管区累积的图像电荷的信号且其中所述N数目个存储单元中的每一者包含光敏电路元件。

附图说明

参看以下图描述本发明的非限制性且非详尽实施例，其中除非另有指定，否则相似参考数字贯穿各视图指代相似部分。

图1为根据本发明的实施例的具有集成电路晶粒的堆叠半导体晶片的分解图。

图2为根据本发明的实施例的具有堆叠装置晶片的集成电路系统的截面图。

图3为根据本发明的实施例的随机存取存储网络的电路图。

图4为说明根据本发明的实施例的BSI成像阵列内的两个四晶体管(“4T”)像素的像素电路400的实施例的电路图。

图5为说明根据本发明的实施例的包含存储电容器的背侧照明成像阵列内的一个像素的像素电路的电路图。

图6为并有图5的像素电路的背侧照明成像传感器系统的混合截面/电路说明。

图7为说明根据本发明的实施例的包含存储电容器的背侧照明成像阵列内的像素的像素电路的电路图。

图8为并有图7的像素电路的背侧照明成像传感器系统的混合截面/电路说明。

图9为说明根据本发明的实施例的包含存储二极管的背侧照明成像阵列内的像素的像素电路的电路图。

图10为并有图9的像素电路的背侧照明成像传感器系统的混合截面/电路说明。

图11为说明根据本发明的实施例的BSI成像阵列内的像素的像素电路以及耦合到浮动扩散区的全局随机存取存储网络的电路图。

图12为说明根据本发明的实施例的BSI成像阵列内的像素的像素电路以及耦合到列读出线的全局随机存取存储网络的电路图。

图13为说明根据本发明的实施例的CMOS图像传感器的实施例的功能框图。

具体实施方式

本文中描述底部芯片上具有光敏电路元件的堆叠芯片图像传感器的实施例。在以下描述中，阐述众多特定细节以提供对实施例的透彻理解。然而，所属相关技术领域的技术人员将认识到，本文中描述的技术可在无特定细节中的一者或一者以上的情况下加以实践，或用其它方法、组件、材料等来实践。在其它例子中，未详细展示或描述熟知的结构、材料或操作以避免混淆某些方面。

贯穿本说明书的对“一个实施例”或“一实施例”的参考意味着结合实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，在贯穿本说明书的各处的短语“在一个实施例中”或“在一实施例中”的呈现未必全部指代同一实施例。此外，可在一个或一个以上实施例中以任何合适方式来组合特定特征、结构或特性。例如“顶部”、“向下”、“上方”、“下方”等方向术语参考所描述的图的定向来使用。

图1为根据本发明的实施例的待结合在一起以形成集成电路系统102的堆叠装置晶片100和100′的分解图。装置晶片100和100′可包含硅，或砷化镓或其它半导体材料。在所说明的实例中，装置晶片100包含半导体晶粒111到119，而装置晶片100′包含对应半导体晶粒(图1中模糊可见的)。如下文将更详细论述，在一些实施例中，装置晶片100的每一晶粒111到119可包含背侧照明CMOS成像阵列，而装置晶片100′的每一对应晶粒包含用于存储由CMOS成像阵列的每一光电二极管累积的图像电荷信号的存储装置。存储装置可包含光敏(例如，对光诱发泄漏敏感)电路元件。因此，将存储装置定位在底部装置晶片100′上可自然地对这些光敏电路元件提供有效光屏蔽，而不需要制造专用光屏蔽件。

图2为根据本发明的实施例的具有堆叠装置晶片304和306的集成电路系统300的截面图。集成电路系统300为图1的集成电路系统102的一部分的一个可能的实施方案。集成电路系统300的所说明的实例包含第一装置晶片304、第二装置晶片306，以及结合界面308。第一装置晶片304包含第一半导体层310和第一金属堆叠312，而第二装置晶片306经展示为包含第二半导体层314和第二金属堆叠316。半导体层310经展示为包含半导体装置322和320，且金属堆叠312经展示为包含金属层M1、M2和M3，以及电介质层326D。半导体层314经展示为包含半导体装置318，且金属堆叠316经展示为包含金属层M1、M2和M3，以及电介质层328D。

在一个实施例中，半导体层310和半导体层314中的任一者或两者为外延生长硅层。如所展示，半导体层314包含形成于半导体层314的前侧中的半导体装置318，而半导体层310包含形成于半导体层310的前侧中的装置322和320。在一个实施例中，如下文将更详细论述，半导体装置322包含CMOS成像阵列，且装置320包含相关联的外围电路，例如读出电路、控制电路或包含于CMOS图像传感器中的其它功能电路等。继续此实例，例如光敏区(例如，光电二极管区)等组件包含在装置322的CMOS成像阵列中。CMOS图像传感器的光敏区(例如，光电二极管区)可形成于前侧中且经配置以接收来自半导体层310的背侧的光。装置318可包含存储装置，例如，下文参看图3论述的随机存取存储器等。因此，装置晶片304和306可结合在一起以形成集成电路系统，例如包含第一装置晶片304上的装置以及第二装置晶片306上的装置的成像传感器系统等。如下文将展示，在将装置晶片304和306结合在一起之前，装置318、320和322可形成于其相应半导体层中。在一个实施例中，用化学机械抛光来使前侧307和前侧309中的一者或两者平坦化。在一个实施例中，电介质层326D和328D各自包括氧化物且结合在一起以形成结合界面308。

本文中所揭示的实施例的每一CMOS图像传感器像素使用堆叠芯片形成。顶部芯片包含接收光以产生电信号的光电检测器。底部芯片包含需要进行避光屏蔽的光敏电路元件。堆叠芯片可通过例如混合结合(例如，结合界面308)等手段在物理上且在电学上结合在一起。

与此对比，一些常规图像传感器使用单一芯片形成。当常规图像传感器使用单一芯片形成时，必须用光屏蔽件对光敏电路元件进行屏蔽以免受光。不足的屏蔽将造成来自这些电路元件的不合需要的泄漏。本文中揭示的使用堆叠芯片形成的实施例允许将光敏电路元件定位在底部芯片上，而不需要专用光屏蔽件。举例来说，在图2的实施例中，装置318的光敏电路元件安置在半导体层314中，在半导体层310的背侧和装置318之间未安置有专用光屏蔽件。此类放置对这些电路元件提供有效自然光屏蔽。

在一个实施例中，用混合结合(其为技术领域中的术语)将顶部芯片(例如，晶片304)和底部芯片(例如，晶片306)实体地且在电学上结合在一起。举例来说，混合结合将铜结合到铜，且将氧化物结合到氧化物。

集成电路系统的一个实施例，底部芯片包含随机存取存储网络。常规CMOS图像传感器使用逐个行地读出像素信号的读出电路。在本发明中，由每一像素的光电检测器产生的电信号存储在与所述像素相关联的存储装置(即，存储单元)中。存储装置配置于网络中以准许随机存取。由于光可对存储装置造成泄漏，因此将存储装置定位在底部芯片上，使得其被屏蔽而免受光。

图3展示在一些实施例中定位在底部芯片上的随机存取存储网络。每一存储器晶体管连接到定位在顶部芯片上的其相关联的光电检测器。例如X1和X2等X线为字线，且连接到每一存储器的栅极。例如Y1和Y2等Y线为位线，且用于从每一存储器读出。每一存储器与例如(X1，Y1)等单一有序对相关联。随机存取存储网络允许个别地读出来自每一CMOS图像传感器像素的信号。此情形比传统的逐个行读出更有利，这是因为其对图像信号处理提供更多灵活性和通用性。

除存储来自每一像素的图像信号之外，随机存取存储网络还可经设计以用作其它目的。举例来说，其可经设计以控制每一个别像素的集成周期(如美国专利申请公开案2012/0001060中所揭示)，其中区别在于：在本发明实施例中，存储器元件(例如，包含M1、M2和节点MEM的存储器锁存电路)定位在底部芯片上。

另一实施例涉及全局快门CMOS图像传感器。常规CMOS图像传感器通过电子滚动快门操作。在滚动快门操作模式中，像素阵列的集成从上到下逐个行地发生。当每一行的集成结束时，读出所述行的电信号，因此，像素阵列的读出也从上到下逐个行地发生。滚动快门倾向于为运动相关伪影。与此对比，在全局快门中，整个像素阵列的所有行的集成同时开始及结束。存储电信号，且接着逐个行地读出电信号。全局快门并不具有运动相关伪影。

在全局快门CMOS图像传感器中，电信号存储在存储装置中。以引用的方式并入本文中的美国专利7,361,877揭示使用钉扎二极管(例如，存储区170)来存储光电二极管产生的光电荷。以引用的方式并入本文中的美国专利8,089,036揭示使用晶体管(例如，存储晶体管340)来存储光电荷。再次以引用的方式并入本文中的美国专利申请案2009/0201400揭示使用电容器(例如，存储电容器C1)来存储光电荷。在下文进一步论述的一些实施例中，光电荷(即，由光电二极管区累积的图像电荷)可存储在任何类型的存储装置中，例如钉扎二极管、晶体管和电容器等。当在以下实施例中使用电容器时，使用晶体管作为开关来存取这些电容器。光可造成二极管和晶体管泄漏，由此使性能降级。因此，将例如充当开关的晶体管等这些光敏存储装置元件定位在底部芯片上，以使得其被自然地屏蔽而免受光。

图4为说明根据本发明的实施例的BSI成像阵列内的两个四晶体管(“4T”)像素的像素电路400的实施例的电路图。像素电路400为用于实施像素阵列(例如，图13的像素阵列1305)内的每一像素的一个可能的像素电路架构，但应了解，本发明的实施例不限于4T像素架构；更确切地说，受益于本发明的一股所属领域的技术人员将理解，本发明教示也适用于3T设计、5T设计和各种其它像素架构。在图4中，BSI像素Pa和Pb配置于两行和一列中。每一像素电路400的所说明的实施例包含光电二极管PD、转移晶体管T1、重置晶体管T2、源极随耦器(“SF”)晶体管T3和选择晶体管T4。在操作期间，转移晶体管T1接收转移信号TX，其将光电二极管PD中累积的电荷转移到浮动扩散节点FD。在一个实施例中，浮动扩散节点FD可耦合到存储装置，例如先前提及的位于底部芯片上的随机存取存储器，以用于临时存储图像电荷。重置晶体管T2耦合于电力轨VDD与浮动扩散节点FD之间以在重置信号RST的控制下重置(例如，将FD放电或充电到预置电压)。浮动扩散节点FD经耦合以控制SF晶体管T3的栅极。SF晶体管T3耦合于电力轨VDD与选择晶体管T4之间。SF晶体管T3作为提供来自像素的高阻抗输出的源极随耦器操作。最后，选择晶体管T4在选择信号SEL的控制下选择性地将像素电路400的输出耦合到读出列线。在一个实施例中，由控制电路产生TX信号、RST信号和SEL信号。

图5为说明根据本发明的实施例的背侧照明成像阵列内的一个像素的像素电路500的电路图。像素电路500为用于实施像素阵列内的每一像素的一个可能的像素电路架构。在图5中，像素电路500包含光电二极管PD、转移晶体管T1、重置晶体管T2、源极随耦器(“SF”)晶体管T3、选择晶体管T4、控制晶体管T5，和存储电容器C。在操作期间，转移晶体管T1接收转移信号TX，其将光电二极管PD中累积的电荷信号U转移到存储电容器C。虽然浮动扩散节点FD具有本征电容，但其一股来说并非存储电容器C的足够替换。举例来说，实现足够电容所必要的浮动扩散FD的大小将导致无法接受的漏电流和其它非线性特性。

控制晶体管T5耦合到存储电容器以响应于控制信号CNTRL而控制所存储的信号U从存储电容器到浮动扩散节点FD的转移。重置晶体管T2耦合于电力轨VDD与浮动扩散节点FD之间以在重置信号RST的控制下重置(例如，将FD放电或充电到预置电压)。浮动扩散节点FD经耦合以控制SF晶体管T3的栅极。SF晶体管T3耦合于电力轨VDD与选择晶体管T4之间。SF晶体管T3作为提供来自浮动扩散FD的高阻抗输出的源极随耦器操作。最后，选择晶体管T4在选择信号SEL的控制下选择性地将像素电路500的输出耦合到读出列线。

在一个实施例中，由控制电路产生TX信号、RST信号、CNTRL信号和SEL信号。在实施例中，其中像素阵列通过全局快门操作，全局快门信号耦合到整个像素阵列中的每一转移晶体管的栅极，以同时开始每一像素的光电二极管PD与存储电容器C之间的电荷转移。在一个实施例中，全局快门信号由图像传感器的控制电路内所包含的全局快门电路产生。

图6为根据本发明的实施例的具有存储装置318的背侧照明成像传感器系统600的混合截面/电路说明。成像传感器系统600的所说明的实施例类似于集成电路系统300且说明具有存储单元的存储装置318的实施例的进一步细节，所述存储单元各自包含存储电容器Cn和控制晶体管CNTRL。在一个实施例中，成像阵列322包含n数目个像素，其中每一像素包含形成于半导体层310的前侧上的光电二极管区。因此，存储装置318的所说明的实施例包含至少n数目个存储单元(即，存储电容器和控制晶体管)。因此，存储装置318至少包含对应于成像阵列322中所包含的像素中的每一者的一个存储单元。

如所说明，成像传感器系统600对入射在半导体层310的背侧上的光敏感。通过使用背侧照明传感器，存储装置318中所包含的存储单元可定位在成像阵列322下方，而不阻碍光到达成像阵列322。通过将存储电容器C放置在装置晶片306上，成像阵列322和存储单元不会争夺有价值的晶粒面积。更确切地说，可将存储电容器C放大以增加其电容，而不减损图像传感器的占空因数。本发明的实施例使得能够将大容量存储电容器C放置在接近于其相应光电二极管区处，而不降低像素的灵敏度。此外，背侧照明配置提供在金属堆叠312和316内的半导体层310的前侧上投送信号而不干扰由成像阵列322接收的光的较大灵活性。在一个实施例中，在金属堆叠312内将全局快门信号投送到成像阵列322内的所有像素。在一个实例中，存储装置318借助于金属堆叠312和316两者电耦合到成像阵列322和/或外围电路320。

将存储装置318放置到底部装置晶片306上的另一优点是与入射光子的增加的隔离。到达存储电容器C和/或控制晶体管CNTRL的光子可导致增加的漏电流。然而，入射在装置晶片304的背侧上的大部分光子终止于成像阵列322内。渗透穿过成像阵列322的那些光子进一步被金属堆叠312和316阻挡。

图7为说明根据本发明的实施例的具有全局快门的七个或八个晶体管像素的像素电路700的电路图。像素电路700为用于实施成像阵列内的每一像素的一个可能的像素电路架构。

成像像素700的所说明的实施例包含选择1晶体管710、选择2晶体管715、光电二极管720、转移晶体管730、存储晶体管740、输出晶体管750、重置晶体管760、放大晶体管780，以及行选择晶体管790(也称作读出晶体管)。在一个实施例中，除了转移晶体管730以外，所述晶体管经类似地设定大小，此情形减少了空间(常规技术的大快门晶体管所需的)且增加了占空因数。

在一个实施例中，可通过在启动重置晶体管760和转移晶体管730时选择性地启动选择2晶体管715来完全重置光电二极管720。选择2晶体管715为可选的且可在将负栅极电压施加到存储晶体管740时使用。

在操作中，可如下使用例如控制电路等控制器来控制像素电路700。重置晶体管760耦合到例如Vdd等电压源。启动重置晶体管760，其对节点FD预先充电。启动选择2晶体管715和转移晶体管730，此对光电二极管720预先充电。撤销启动选择2晶体管715和转移晶体管730，此允许光电二极管720通过在图像获取窗期间累积光伏打产生的电子来集成。可在集成之前将负电压(例如，-1.2伏)施加到存储晶体管740的栅极，以在栅极之下的区中累积空穴。在集成之后，转移晶体管730接收转移信号且启动选择1晶体管710和存储晶体管740，此操作将光电二极管720中累积的电荷转移到存储晶体管740，电荷被保持在存储晶体管740中直到其准备好被读出为止。在一个实施例中，例如，可使用大约2.8伏到3.2伏的电压启动存储晶体管740的栅极。

当撤销启动重置晶体管760时，存在于FD节点处的电荷由于泄露(例如，归因于暗电流)而逐渐减小。FD节点经耦合以控制放大晶体管780的栅极。放大晶体管780耦合于电力轨Vdd与行选择晶体管790之间。放大晶体管780作为源极随耦器操作。可通过在选择信号SEL的控制下启动行选择晶体管790以选择性地将像素电路700的输出耦合到读出列位线来测量FD节点处的“暗”电压。可通过启动输出晶体管750来读取“信号”电荷(当前存储在存储晶体管740处)，输出晶体管750将电荷耦合到FD节点，FD节点又对放大晶体管780的栅极加偏压以产生经由行选择晶体管790耦合到列位线的电压。在一个实施例中，可省略行选择晶体管790，使得可将放大晶体管780的漏极直接耦合到列位线。在此实施例中，放大晶体管780可被称作“读出晶体管”。当存在行选择晶体管790时，其被称作“读出晶体管”。在一个实施例中，可将放大晶体管780与行选择晶体管790两者从成像像素700中去除，在所述情况下，输出晶体管750作为“读出晶体管”操作。

在一个实施例中，由控制电路产生转移信号、重置信号和选择信号。在成像阵列通过全局快门操作的实施例中，全局快门信号(例如，Tx信号)耦合到整个像素阵列中的每一转移晶体管730的栅极，以同时开始从每一像素的光电二极管720的电荷转移。在一个实施例中，全局快门信号由控制电路内所包含的全局快门电路产生。因而，转移晶体管730和Tx信号提供图像快门或快门信号与电荷晶体管或转移信号双重目的，以用于读出来自光电二极管720的图像电荷。此外，经由转移晶体管730和选择2晶体管715(当存在时)重置光电二极管720。

图8为根据本发明的实施例的具有存储装置318的背侧照明成像传感器系统800的混合截面/电路说明。成像传感器系统800的所说明的实施例类似于集成电路系统300且说明具有存储单元的存储装置318的实施例的进一步细节，所述存储单元各自包含存储晶体管St，如上文图7中所论述。在一个实施例中，成像阵列322包含n数目个像素，其中每一像素包含形成于半导体层310的前侧上的光电二极管区。因此，存储装置318的所说明的实施例包含至少n数目个存储单元(即，存储晶体管St)。因此，存储装置318至少包含对应于成像阵列322中所包含的像素中的每一者的一个存储单元。

如所说明，成像传感器系统600对入射在半导体层310的背侧上的光敏感。通过使用背侧照明传感器，存储装置318中所包含的存储单元可定位在成像阵列322下方，而不阻碍光到达成像阵列322。通过将存储晶体管St放置在装置晶片306上，成像阵列322和存储单元不会争夺有价值的晶粒面积。更确切地说，可将存储晶体管St的栅极放大以增加其电容，而不减损图像传感器的占空因数。在一个实例中，存储装置318借助于金属堆叠312和316两者电耦合到成像阵列322和/或外围电路320。

将存储装置318放置到底部装置晶片306上的另一优点是与入射光子的增加的隔离。到达存储晶体管St的光子可导致增加的漏电流。然而，入射在装置晶片304的背侧上的大部分光子终止于成像阵列322内。渗透穿过成像阵列322的那些光子进一步被金属堆叠312和316阻挡。

图9为说明根据本发明的实施例的具有全局快门的像素的像素电路900的电路图。像素电路900为用于实施成像阵列内的每一像素的一个可能的像素电路架构。

如所说明，像素电路包含光电二极管PD。在一个实施例中，光电二极管PD为钉扎光电二极管，其具有用于收集从入射光产生的电荷的一个经掺杂层和另一经掺杂钉扎层。快门栅极Gsh将累积的电荷转移到第二钉扎二极管或存储二极管Sd以用于存储经转移的电荷。转移栅极TX将电荷转移到感测节点，优选浮动扩散FD，其邻近存储二极管Sd。感测节点(例如，FD)将电荷转换成电压，接着由放大器(优选源极随耦器SF)来感测所述电压。重置晶体管RST将浮动扩散FD重置到参考电压。溢出漏极(未图示)邻近光电二极管PD以用于将过量电荷从光电二极管PD排掉。

像素电路900的操作涉及组合使用快门栅极Gsh、转移栅极TX和重置栅极RST以将光电二极管PD排空。重置栅极RST也用以将浮动扩散FD重置到大于光电二极管PD的设置偏压的设置偏压且，结合快门栅极Gsh，以将来自存储二极管Sd的所有电荷排空。对所有像素接通快门栅极Gsh且接着断开转移栅极TX，以同时开始快门窗。来自入射光的信号在集成于存储二极管Sd上的光电二极管PD上产生电荷。为了结束快门窗，断开快门栅极Gsh且保持信号电荷在存储二极管Sd上。接着通过对重置晶体管RST接通和断开计时且接着读出输出来将浮动扩散FD重置到参考电压。接着接通转移栅极TX，以便将信号电荷转移到浮动扩散FD且读出输出。图像信号为两个读出之间的差。

图10为根据本发明的实施例的具有存储装置318的背侧照明成像传感器系统1000的混合截面/电路说明。成像传感器系统1000的所说明的实施例类似于集成电路系统300且说明具有存储单元的存储装置318的实施例的进一步细节，所述存储单元各自包含存储二极管Sd，如上文图9中所论述。在一个实施例中，成像阵列322包含n数目个像素，其中每一像素包含形成于半导体层310的前侧上的光电二极管区。因此，存储装置318的所说明的实施例包含至少n数目个存储单元(即，存储二极管Sd)。因此，存储装置318至少包含对应于成像阵列322中所包含的像素中的每一者的一个存储单元。

如所说明，成像传感器系统600对入射在半导体层310的背侧上的光敏感。通过使用背侧照明传感器，存储装置318中所包含的存储单元可定位在成像阵列322下方，而不阻碍光到达成像阵列322。通过将存储二极管Sd放置在装置晶片306上，成像阵列322和存储单元不会争夺有价值的晶粒面积。更确切地说，可将存储二极管Sd放大以增加其存储容量，而不减损图像传感器的占空因数。在一个实例中，存储装置318借助于金属堆叠312和316两者电耦合到成像阵列322和/或外围电路320。

将存储装置318放置到底部装置晶片306上的另一优点是与入射光子的增加的隔离。到达存储二极管Sd的光子可导致增加的漏电流。然而，入射在装置晶片304的背侧上的大部分光子终止于成像阵列322内。渗透穿过成像阵列322的那些光子进一步被金属堆叠312和316阻挡。

图11为说明根据本发明的实施例的BSI成像阵列内的像素的像素电路1100以及全局随机存取存储网络1104的实施例的电路图。像素电路1100为用于实施成像阵列(例如，图13的像素阵列1305)内的每一像素的一个可能的像素电路架构，但应了解，本发明的实施例不限于4T像素架构；更确切地说，受益于本发明的一股所属领域的技术人员将理解，本发明教示也适用于3T设计、5T设计和各种其它像素架构。

在图11中，每一像素电路1100包含光电二极管PD、转移晶体管T1、重置晶体管T2、源极随耦器(“SF”)晶体管T3和选择晶体管T4。像素电路1100类似于图4的像素电路400而耦合及操作。然而，如图11中所展示，在此实施例中，每一浮动扩散FD耦合到全局随机存取存储网络1104，全局随机存取存储网络1104接收并存储从成像阵列的每一光电二极管区PD读出的图像电荷。

随机存取存储网络1104为图2的存储装置318的一个可能的实施方案，且定位于底部装置晶片308内，使得随机存取存储网络的光敏元件实质上被屏蔽而免受入射在顶部装置晶片304的背侧上的光。

在一个实施例中，随机存取存储网络1104包含图3的随机存取存储网络。因此，在此实施例中，Y线(例如，Y1、Y2，……，Yn)中的每一者耦合到成像阵列中所包含的对应像素的浮动扩散区。类似地，X线(例如，X1、X2等)中的每一者耦合到存储器控制器/读出电路1106。存储器控制器/读出电路1106经耦合以产生信号以控制随机存取存储网络1104的写入和读取操作两者。随机存取存储网络1104允许同时存储来自每一光电二极管区的信号，同时也允许个别地且以任何次序读出每一所存储的信号。

图12为说明根据本发明的实施例的BSI成像阵列内的像素的像素电路1100以及耦合到列读出线的全局随机存取存储网络1104的实施例的电路图。像素电路1100类似于参看图11所描述的像素电路而耦合及操作。然而，如图12中所展示，在此实施例中，不是耦合到每一浮动扩散FD，而是全局随机存取存储网络1104耦合到成像阵列的每一列读出线以接收并存储从成像阵列的每一浮动扩散FD读出的图像电荷。

在一个实施例中，随机存取存储网络1104包含图3的随机存取存储网络。因此，在此实施例中，Y线(例如，Y1、Y2，……，Yn)中的每一者耦合到成像阵列中所包含的一列像素的列读出线(即，位线)。类似地，X线(例如，X1、X2等)中的每一者耦合到存储器控制器/读出电路1106。随机存取存储网络1104允许同时存储来自每一浮动扩散区的信号，同时也允许个别地以任何次序读出每一所存储的信号。

图13为说明根据本发明的实施例的CMOS图像传感器1300的实施例的功能框图。CMOS图像传感器1300可为先前所提及的半导体装置(包含装置300)中的至少一者的一个实施方案。图像传感器1300的所说明的实施例包含成像阵列1305、读出电路1310、功能逻辑1315，以及控制电路1320。

成像阵列1305为背侧照明成像传感器或像素(例如，像素P1、P2，……，Pn)的二维(“2D”)阵列。在一个实施例中，每一像素为有源像素传感器(“APS”)，例如互补金属氧化物半导体(“CMOS”)成像像素等。如所说明，每一像素配置成行(例如，行R1到Ry)和列(例如，列C1到Cx)以获取人、地方或物体的图像数据，可接着使用所述图像数据来显现人、地方或物体的2D图像。

在每一像素已获取其图像数据或图像电荷之后，由读出电路1310读出图像数据且将图像数据传送到功能逻辑1315。读出电路1310可包含放大电路、模/数(“ADC”)转换电路或其它电路。功能逻辑1315可简单地存储图像数据或甚至通过应用图像后效应(例如，裁剪、旋转、去除红眼、调整量度、调整对比度，或其它方法)来操纵图像数据。控制电路1320耦合到像素阵列1305以控制像素阵列1305的操作特性。

本发明的所说明的实施例的上述描述(包含“发明摘要”中所描述的内容)不意欲为详尽的或将本发明限于所揭示的精确形式。虽然本文中出于说明性目的而描述了本发明的特定实施例和实例，但如所属相关技术领域的技术人员将认识到的，在本发明的范围内，各种修改是可能的。

可根据上述详细描述对本发明做出这些修改。所附权利要求书中所使用的术语不应被解释为将本发明限于本说明书中所揭示的特定实施例。更明确地说，本发明的范围完全通过所附权利要求书来确定，所附权利要求书将根据权利要求解释的已确定的原则来解释。

Claims (20)

1.一种成像传感器系统，其包括：

第一晶片的第一半导体层；

互补金属氧化物半导体CMOS成像阵列，其形成于所述第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以接收来自所述第一半导体层的背侧的光；

第一金属堆叠，其安置在所述第一半导体层的所述前侧上；

第二晶片的第二半导体层；

第二金属堆叠，其安置在所述第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及

存储装置，其形成于所述第二半导体层中且借助于所述第一和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管区累积的图像电荷的信号，且其中所述N数目个存储单元中的每一者包含光敏电路元件。

2.根据权利要求1所述的成像传感器系统，其中所述光敏电路元件安置在所述第二半导体层中，在所述第一半导体层的所述背侧与所述光敏电路元件之间无光屏蔽件。

3.根据权利要求1所述的成像传感器系统，其中所述CMOS成像阵列的每一像素进一步包括形成于所述第一半导体层中的浮动扩散区，其中所述浮动扩散区选择性地耦合到相应光电二极管以用于将所述累积的图像电荷转换成电压信号。

4.根据权利要求3所述的成像传感器系统，其中每一光敏电路元件包括存储晶体管以存储表示所述图像电荷的所述信号。

5.根据权利要求3所述的成像传感器系统，其中每一光敏电路元件包括钉扎光电二极管以存储表示所述图像电荷的所述信号。

6.根据权利要求3所述的成像传感器系统，其中所述N数目个存储单元中的每一者包含存储电容器以存储表示所述图像电荷的所述信号，且其中每一光敏电路元件包括控制晶体管，所述控制晶体管耦合到相应存储电容器以控制所述所存储信号从所述存储电容器中的向外转移。

7.根据权利要求3所述的成像传感器系统，其中所述存储装置为存储单元的随机存取存储网络，其经配置以允许同时存储表示由每一光电二极管区累积的图像电荷的信号且允许随机存取每一所存储信号。

8.根据权利要求7所述的成像传感器系统，其中所述随机存取存储网络耦合到所述CMOS成像阵列的每一浮动扩散区，使得所述随机存取存储网络的每一存储单元经耦合以接收及存储从相应光电二极管区读出的所述图像电荷。

9.根据权利要求7所述的成像传感器系统，其中所述N数目个像素配置成列和行，所述CMOS成像阵列进一步包括多个列读出线以用于读出表示由同一列的光电二极管区累积的图像电荷的信号，其中所述随机存取存储网络耦合到所述多个列读出线中的每一者以接收及存储所述信号。

10.根据权利要求1所述的成像传感器系统，其中：

所述第一金属堆叠包含至少一第一金属层和至少一第一电介质层，

所述第二金属堆叠包含至少一第二金属层和至少一第二电介质层，且

所述结合界面包含所述第一电介质层与所述第二电介质层之间的界面。

11.一种集成电路系统，其包括：

第一晶片，其具有多个第一晶粒，每一第一晶粒包含：

互补金属氧化物半导体CMOS成像阵列，其形成于第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以接收来自所述第一半导体层的背侧的光；

第一金属堆叠，其安置在所述第一半导体层的所述前侧上；以及

第二晶片，其具有多个第二晶粒，每一第二晶粒包含：

第二金属堆叠，其安置在第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及

存储装置，其形成于所述第二半导体层中且借助于所述第一和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管区累积的图像电荷的信号，且其中所述N数目个存储单元中的每一者包含光敏电路元件。

12.根据权利要求11所述的集成电路系统，其中所述光敏电路元件安置在所述第二半导体层中，在所述第一半导体层的所述背侧与所述光敏电路元件之间无光屏蔽件。

13.根据权利要求11所述的集成电路系统，其中所述CMOS成像阵列的每一像素进一步包括形成于所述第一半导体层中的浮动扩散区，其中所述浮动扩散区选择性地耦合到相应光电二极管以用于将所述累积的图像电荷转换成电压信号。

14.根据权利要求13所述的集成电路系统，其中每一光敏电路元件包括存储晶体管以存储表示所述图像电荷的所述信号。

15.根据权利要求13所述的集成电路系统，其中每一光敏电路元件包括钉扎光电二极管以存储表示所述图像电荷的所述信号。

16.根据权利要求13所述的集成电路系统，其中所述N数目个存储单元中的每一者包含存储电容器以存储表示所述图像电荷的所述信号，且其中每一光敏电路元件包括控制晶体管，所述控制晶体管耦合到相应存储电容器以控制所述所存储信号从所述存储电容器中的向外转移。

17.根据权利要求13所述的集成电路系统，其中所述存储装置为存储单元的随机存取存储网络，其经配置以允许同时存储表示由每一光电二极管区累积的图像电荷的信号且允许随机存取每一所存储信号。

18.根据权利要求17所述的集成电路系统，其中所述随机存取存储网络耦合到所述CMOS成像阵列的每一浮动扩散区，使得所述随机存取存储网络的每一存储单元经耦合以接收及存储从相应光电二极管区读出的所述图像电荷。

19.根据权利要求17所述的集成电路系统，其中所述N数目个像素配置成列和行，所述CMOS成像阵列进一步包括多个列读出线以用于读出表示由同一列的光电二极管区累积的图像电荷的信号，其中所述随机存取存储网络耦合到所述多个列读出线中的每一者以接收及存储所述信号。

20.根据权利要求11所述的集成电路系统，其中：

所述第一金属堆叠包含至少一第一金属层和至少一第一电介质层，

所述第二金属堆叠包含至少一第二金属层和至少一第二电介质层，且

所述结合界面包含所述第一电介质层与所述第二电介质层之间的界面。

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