CN103729163A - 一种掐头去尾移位补值电路 - Google Patents
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Abstract
本发明涉及集成电路设计领域，公开了一种掐头去尾移位补值电路，适用于大数平方运算。该发明电路结构包括：2m+1位寄存器、m+1位二选一数据选择器、m位三选一数据选择器、m位one-hot循环计数器；其中，寄存器中m+1个奇数位的输入来自m+1位二选一数据选择器的输出，m个偶数位的输入来自m位三选一数据选择器的输出。二选一数据选择器的控制信号及三选一数据选择器的第一位控制信号为SE，控制数据的并行、串行输入方式，one-hot循环计数器的m位输出作为三选一数据选择器的第二位控制信号，控制数据在寄存器偶数位的逐次插入。本发明可以逐步对2m+1位数据去头去尾左移后在低位重新存入数据，从而减少平方的运行时间。
Description
技术领域
本发明涉及集成电路设计领域，特别涉及一种掐头去尾移位补值电路，适用于大数平方运算，可以有效减少平方运算过程的时间。
背景技术
目前，对于大数模平方的研究通常采用的方案是蒙哥马利算法，该算法在模平方的运算过程所耗费的时间和输入数据的长度成正比。
有鉴于此，有必要设计一种新型的平方电路，通过对运算过程的部分积的优化，减少部分积的次数，从而减少整个平方的运行时间，解决上述问题。
发明内容
本发明的目的在于提供一种掐头去尾移位补值电路，它能够逐步对2m+1位数据去头去尾左移后在低位重新存入数据。
为了达到上述目的，本发明采用以下技术方案予以实现：包括2m+1位寄存器、m+1位二选一数据选择器、m位三选一数据选择器、m位one-hot循环计数器；其中，2m+1位寄存器中的m+1个奇数位寄存器的输入端分别与m+1位二选一数据选择器的输出端相连；2m+1位寄存器中的m个偶数位寄存器的输入端分别与m位三选一数据选择器的输出端相连；其中，160≤m≤15360。
所述的二选一数据选择器的控制信号端及三选一数据选择器的第一位控制信号端均与SE信号相连。
所述的m位one-hot循环计数器初始值均置为0，第一个有效时钟沿到来时最低位均置为1。
所述的m位one-hot循环计数器的m位输出端均与三选一数据选择器的第二位控制信号端相连。
与现有技术相比，本发明具有以下有益效果：
本发明2m+1位寄存器中的m+1个奇数位寄存器的输入端分别与m+1位二选一数据选择器的输出端相连；2m+1位寄存器中的m个偶数位寄存器的输入端分别与m位三选一数据选择器的输出端相连，每经过一个时钟周期就可以去掉输入数据的最高位和最低位，并在左移后在低位补充数据，优化平方运算的部分积，从而减少运算时间。
进一步的，本发明二选一数据选择器的控制信号端及三选一数据选择器的第一位控制信号端均与SE信号相连，控制数据的并行、串行输入方式，
进一步的，本发明m位one-hot循环计数器的m位输出端均与三选一数据选择器的第二位控制信号端相连，控制数据在寄存器偶数位逐次插入。
附图说明
图1为本发明的电路结构图；
图2为本发明具体的电路图。
具体实施方式
参见图1，本发明包括2m+1位寄存器、m+1位二选一数据选择器、m位三选一数据选择器、m位one-hot循环计数器；其中，2m+1位寄存器中的m+1个奇数位寄存器的输入端分别与m+1位二选一数据选择器的输出端相连；2m+1位寄存器中的m个偶数位寄存器的输入端分别与m位三选一数据选择器的输出端相连。二选一数据选择器的控制信号端及三选一数据选择器的第一位控制信号端均与SE信号相连。m位one-hot循环计数器初始值均置为0，第一个有效时钟沿到来时最低位均置为1。m位one-hot循环计数器的m位输出端均与三选一数据选择器的第二位控制信号端相连；其中，160≤m≤15360。
本发明电路结构包括：2m+1位寄存器、m+1位二选一数据选择器电路、m位三选一数据选择器电路、m位one-hot循环计数器；其中，寄存器中m+1个奇数位的输入来自m+1位二选一数据选择器电路的输出，m个偶数位的输入来自m位三选一数据选择器电路的输出。二选一数据选择器电路的控制信号及三选一数据选择器电路的第一位控制信号为SE，控制数据的并行、串行输入方式，one-hot循环计数器的m位输出作为三选一电路三选一数据选择器的第二位控制信号，控制数据在寄存器偶数位的逐次插入。从而逐步对2m+1位数据去头去尾左移后在低位重新存入数据。
本发明的工作过程是：
参见图2，初始化时RS=0，将m位one-hot循环计数器和2m+1位寄存器全部置为0；输出Q[2m+1:1]=000…00…000。工作时，RS=1，第一个有效时钟沿时SE=0，m位one-hot循环计数器的最低位变为1，2m+1位输入数据并行存入寄存器中，输出Q[2m+1:1]=a2m+1a2ma2m-1…am+1am…a3a2a1；第一个有效时钟沿后，SE=1,m位one-hot循环计数器最低位的1移入次高位，输出到连接寄存器的三选一数据选择器的第二个控制端，第二个有效时钟沿到来时，控制三选一数据选择器从第二位寄存器插入数据am+2，同时将am+1移入第一位寄存器中，输出Q[2m+1:1]=a2ma2m-2a2m-1…am+1am…a2am+2am+1；以此类推，每经过一个时钟之后，输出Q去头去尾，并在低位补充新的数据。
下面以m=3的情况为例说明：
表1
| CLK | J[3:1] | Q[7:1] |
| 0 | 000 | 0000000 |
| 1 | 001 | a7a6a5a4a3a2a1 |
| 2 | 010 | a6a5a4a3a2a5a4 |
| 3 | 100 | a5a4a3a6a5a4a3 |
| 4 | 001 | a4a7a6a5a4a3a2 |
参见表1，第0个CLK时，one-hot计数器输出全0，电路初始输出Q为0000000；第1个CLK时，one-hot计数器输出001，电路初始输出Q为a7a6a5a4a3a2a1；第2个CLK时，one-hot计数器循环左移输出010，在第二位上插入a5，在第一位存入a4，电路输出Q为a6a5a4a3a2a5a4；第3个CLK时，one-hot计数器循环左移输出100，在第四位上插入a6，在第一位存入a3，电路输出Q为a5a4a3a6a5a4a3；第3个CLK时，one-hot计数器循环左移输出001，在第六位上插入a7，在第一位存入a2，电路输出Q为a4a7a6a5a4a3a2，电路工作结束。
Claims (4)
1.一种掐头去尾移位补值电路，其特征在于：包括2m+1位寄存器、m+1位二选一数据选择器、m位三选一数据选择器、m位one-hot循环计数器；其中，2m+1位寄存器中的m+1个奇数位寄存器的输入端分别与m+1位二选一数据选择器的输出端相连；2m+1位寄存器中的m个偶数位寄存器的输入端分别与m位三选一数据选择器的输出端相连；其中，160≤m≤15360。
2.根据权利要求1所述的掐头去尾移位补值电路，其特征在于：所述的二选一数据选择器的控制信号端及三选一数据选择器的第一位控制信号端均与SE信号相连。
3.根据权利要求1所述的掐头去尾移位补值电路，其特征在于：所述的m位one-hot循环计数器初始值均置为0，第一个有效时钟沿到来时最低位均置为1。
4.根据权利要求1或3所述的掐头去尾移位补值电路，其特征在于：所述的m位one-hot循环计数器的m位输出端均与三选一数据选择器的第二位控制信号端相连。
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