CN103703680B - 信号处理 - Google Patents

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Abstract

一种电子器件，包括：‑延迟线（5），所述延迟线（5）配置成自时钟信号生成扩频时钟信号，在所述扩频时钟信号的每个周期根据数字代码控制所述扩频时钟信号的定时抖动和周期抖动，‑振荡器（6），所述振荡器（6）配置成利用所述扩频时钟信号来生成处理信号，和‑调制器（7），所述调制器（7）配置成根据信号调制所述处理信号。

Description

信号处理
技术领域
本发明涉及用于信号处理的器件和方法。本发明尤其涉及用于降低电磁噪声的信号处理。
背景技术
在这部分中所描述的方法可被实行，但不一定是先前已被构思或实行的方法。因此，除非本文特别说明，对于本申请中的权利要求，在这部分中所描述的方法不是现有技术，且通过在这部分中包含的内容，该方法不被确认为现有技术。此外，所有的实施方式不必意欲解决在这部分中所提出的所有或甚至任何问题。
可以使用D类音频驱动器，以便提供具有高效率的高功率音频输出信号，典型地，该效率被包括在80%和90%之间。
然而，D类功率级因特定频率的集中也在无线电频带中带来了许多电磁噪声。这种电磁噪声可扰乱环境系统。
通过使用具有集中的磁场的螺线管电感滤波器可以降低电磁干扰（EMI）。然而，这种滤波器是昂贵的。
通过使用扩频时钟信号也可以降低电磁干扰（EMI），通过锁相环或伪随机噪声可以获得该扩频时钟信号。例如，在US6545533中公开了伪随机噪声的使用。
然而，已知的系统不允许控制能谱。因此，噪声被加入到音频频带中，且该噪音降低在大约91dB/96dB的动态范围。例如，在给定最低限度为103dB的系统的情况下，这可能是主要的问题。
存在用于降低D类音频驱动器的电磁噪声的改进的方法和器件的需要。
发明内容
为了解决这些需要，本发明的第一方面涉及一种电子器件，包括：
-延迟线，所述延迟线配置成自时钟信号生成扩频时钟信号，在所述扩频时钟信号的每个周期根据数字代码控制所述扩频时钟信号的定时抖动和周期抖动，
-振荡器，所述振荡器配置成利用所述扩频时钟信号来生成处理信号，和
-调制器，所述调制器配置成根据信号调制所述处理信号。
这种电子器件的目的在于降低电磁噪声。
可以控制定时抖动和周期抖动以遵循预定的分布曲线。该预定的分布曲线可以为正弦波。
延迟线包括一组级联的延迟块，每个延迟块包括阻容（RC）电路，根据数字代码的一位，控制每个延迟块。
单位延迟量化可由第一RC电路的电容器来限定，每个其他的RC电路的电容器的电容为所述第一RC电路的电容器的电容的倍数。
电子器件还可包括数字代码生成器，所述数字代码生成器配置成在每个周期生成数字代码，所述数字代码生成器包括：
-计数器，所述计数器配置成自所述时钟信号生成计数器的值，所述计数器具有用于生成包括M位的计数器的值的M个输出，M为整数，
-解码器，所述解码器配置成接收所述M位的所述计数器的值，且根据所述计数器的值，设定二进制变量值，和
-定序器，所述定序器配置成接收所述二进制变量值，且根据所述二进制变量值生成所述数字代码。
计数器可包括一组级联的锁存器，每个锁存器的输出提供所述计数器的值的一位。
音序器可包括一组级联的锁存器，每个锁存器的输出提供所述数字代码的一位。
本发明的第二方面涉及一种音频信号处理的方法，包括下列步骤：
-自时钟信号生成扩频时钟信号，在所述扩频时钟信号的每个周期根据数字代码控制所述扩频时钟信号的定时抖动和周期抖动，
-利用所述扩频时钟信号来生成处理信号，以及
-根据信号来调制所述处理信号。
可以控制定时抖动和周期抖动以遵循预定的分布曲线。该预定的分布曲线可以为正弦波。
该方法可以包括在每个周期生成数字代码的步骤，所述步骤包括下列操作：
-自所述时钟信号生成计数器的值，
-根据所述计数器的值，设定二进制变量值，以及
-根据所述二进制变量值生成所述数字代码。
本发明的第三方面涉及一种包括计算机可读介质的计算机程序产品，所述计算机可读介质在其上具有包括程序指令的计算机程序，当通过数据处理单元运行所述计算机程序时，所述计算机程序可加载到所述数据处理单元中，并适于使所述数据处理单元执行根据第二方面的任一方法的步骤。
附图说明
在附图所示图中，通过示例而非限制的方式，来阐明本发明，其中，相同的附图标记指的是相似的元件，并且其中：
图1为根据本发明的某些实施方式的D类音频驱动器的示意框图；
图2为示出实施D类音频驱动器的实施例的示意图；
图3a和图3b为示出在连续的时间调制的情况下和在延迟量化5位代码的情况下的目标周期抖动和目标定时抖动对比连续调制采样的图表；
图4为示出根据本发明的某些实施方式的音频信号处理的方法的步骤的流程图；以及
图5为示出在根据本发明的某些实施方式的方法的步骤期间所产生的信号的图表。
具体实施方式
本发明的实施方式处理降低电子器件（如，D类音频驱动器或开关模式电源器件）的电磁噪声的问题。
图1表示根据本发明的某些实施方式的D类音频驱动器1，图2示出实施D类音频驱动器1的实施例。D类音频驱动器1被连接成在输入端接收数字音频信号ASD和主时钟信号MCLK。
D类音频驱动器1包括数模转换器（DAC）2、分频器3、数字代码生成器4、可编程延迟线5、振荡器6和调制器7。
DAC2被连接成接收数字音频信号ASD和主时钟信号MCLK。DAC2被配置成利用主时钟信号MCLK来将数字音频信号ASD转换为模拟音频信号ASA。
在某些实施方式中，由音频驱动器1所接收到的音频信号为模拟信号，且音频驱动器1不包括DAC。
分频器3被连接成接收主时钟信号MCLK。分频器3被配置成通过预定因子N将主时钟信号MCLK分频，以获得具有降低的频率的时钟信号CLK，N为整数。优选N>4。例如N=8。
数字代码生成器4包括计数器8、解码器9、逻辑门块10和定序器11。
计数器8被连接成接收时钟信号CLK。计数器8被配置成在时钟信号CLK的每个周期生成对应计数器的值的M位代码，M为整数。
如图2所示，计数器8可以包括一组级联的锁存器L1至锁存器Lk，k=M。例如，锁存器L1至锁存器Lk为D锁存器，一个锁存器Li的Q输出端与下一个锁存器Li+1的D输入端连接，一个锁存器Li的T输出端与下一个锁存器Li+1的Tn-1输入端连接，锁存器L1至锁存器Lk的时钟输入端被连接成接收时钟信号CLK。每个锁存器L1至锁存器Lk的Q输出端提供M位代码的一位。例如，M=6，于是计数器8提供64次计数-非计数序列，也就是说，对于周期128*1/CLK，计数器的值在0和63之间。
解码器9被连接成接收来自计数器8的M位代码。解码器9被配置成在每次接收M位代码时，根据对应M位代码的计数器的值，设定二进制变量V值。
例如，解码器9可以配置成当计数器的值等于7、10、13、15、17、18、20、21、23、24、26、27、28、29、31、32、33、35、36、37、38、40、41、43、44、46、47、49、51、54或57时，将变量V设定为“1”，且对于其他的计数器的值，将变量V设定为“0”。
逻辑门块10包括与（AND）逻辑门，该与逻辑门被连接成接收主时钟信号MCLK和含有连续的变量V值的信号。当主时钟信号MCLK和变量V值等于“1”时，逻辑门块10的输出信号值等于“1”，在其他情况下，逻辑门块10的输出信号值等于“0”。
定序器11的输入端与逻辑门块10的输出端连接。定序器11被配置成在逻辑门块10的输出信号的每个前沿生成对应定序器11的计数值的P位代码，P为整数。例如，P=6。
如图2所示，定序器11可以包括一组级联的锁存器L’1至锁存器L’y，y=P。例如，锁存器L’1至锁存器L’y为D锁存器，一个锁存器L’i的Q输出端通过异或（XOR）逻辑门Gi与下一个锁存器L’i+1的D输入端连接，一个锁存器L’i的T输出端与下一个锁存器L’i+1的Tn-1输入端连接，锁存器L’1至锁存器L’k的时钟输入端被连接成接收AND逻辑门10的输出信号。每个XOR逻辑门Gi被连接成接收对应的锁存器L’1的Q输出信号和计数器8的最后的锁存器L6的Q输出信号。每个锁存器L’1至锁存器L’y的Q输出端提供P位代码的一位。
延迟线5被连接成接收P位代码和时钟信号CLK。延迟线5被配置成利用来自定序器11的连续的P位代码，自时钟信号CLK生成扩频时钟信号CLKSPR。因此，延迟线5的目的在于在理想频率D类调制和扩频D类调制之间提供量化的延迟。
如图2所示，延迟线5可以包括一组级联的延迟块，每个延迟块包括数字缓冲阻容（RC）电路，RC电路通过2的单位（unitary）电容数目次幂来加权。
例如，单位延迟量化通过0.2pF的电容来限定，延迟线5包括具有电容为0.2pF的RC电路、具有电容为0.4pF的RC电路、具有电容为0.8pF的RC电路、具有电容为1.6pF的RC电路和具有电容为3.2pF的RC电路。RC电路可以具有相同的电阻，例如，电阻为10kΩ。
通过这种实施，单位延迟量化为2纳秒（nsec）（R=10千欧，C=0.2pF）。对于5位延迟量化，较高的权重为24×2nsec=32nsec（R=10千欧，C=3.2pF）。
可以使用额外的RC电路（R=10千欧，C=0.1pF），以提供具有1nsec延迟量化的额外的位，以便对于每个编程的延迟保持占空比在大约50%。因此，三角形D类调制的两个斜坡是相同的。对于三角形D类调制，由于1nsec的额外的位，频谱集中为1GHz。在1GHz下，D类调制的频率可不被扩展。而是，在这个频率下，在固定的频率上存在非常低的能谱，所以不需要扩展。
于是，最大的编程延迟为（25-1）×2nsec=62nsec。
在给定时间，根据当前的P位代码，扩频时钟信号CLKSPR可以包括量化的定时抖动和/或量化的周期抖动。我们把定时抖动称之为在扩频时钟信号CLKSPR边缘的时间和时钟信号CLK边缘的时间之间的差异。我们把周期抖动称之为在扩频时钟信号CLKSPR的两个连续的周期之间的间隙。定时抖动为周期抖动的积分。
因此，P位代码目的在于控制抖动，尤其是使抖动遵循预定的分布曲线。例如，预定的分布曲线可以是单音的正弦波。正弦波的使用目的在于保持能量在熟知的域中，以便保持频谱在D类调制频率的周围。计数器的值（对于该计数器的值，变量V必须被设定为“1”）的选择取决于分布曲线。
图3a为示出在连续的时间调制的情况下的可能的目标周期抖动PJ和可能的目标定时抖动TJ对比连续调制采样的图表。图3b为示出在延迟量化5位代码的情况下的相同的目标周期抖动PJ’和定时抖动TJ’对比连续调制采样的图表。
在这个实施例中，周期抖动振幅大约是1.5nsec，周期抖动被计算为等于A.sin（wt），且w=2π/（2*2^M），M=6。通过5位量化，对于连续周期的周期抖动可以等于0nsec、等于+2nsec或等于-2nsec。正弦波的定时抖动振幅大约为62nSec/2=31nSec，定时抖动被计算为等于A/w.cos（wt），且w=2π/（2*2^M），M=6。整数M限定周期抖动振幅和定时抖动振幅之间的比率。
振荡器6被连接成接收扩频时钟信号CLKSPR，且振荡器6被配置成利用扩频时钟信号CLKSPR来生成扩展的处理信号PS。振荡器6可以是三角波形振荡器。三角波形振荡器6提供具有四个平衡状态的三进制调制（3级）。可选择地，振荡器6可以是锯齿波振荡器。
调制器7被连接成接收扩展的处理信号PS和模拟音频信号ASA。调制器7被配置成根据音频信号ASA来调制扩展的处理信号PS。
调制器7的输出端与扬声器12连接。
如图2所示，音频驱动器1还可包括时钟延迟块13，该时钟延迟块13用于使时钟信号CLK与解码器9输出的数据同步。
时钟延迟块13可以包括一组级联的锁存器L’’1至锁存器L’’x，x为整数。例如，锁存器L’’1至锁存器L’’x为D锁存器，一个锁存器L’’i的Q输出端与下一个锁存器L’’i+1的D输入端连接，第一锁存器L’’1的D输入端被连接成接收时钟信号CLK。时钟延迟块13还包括与最后两个锁存器L’’x-1和锁存器L’’x的Q输出端连接的异或非（XNOR）逻辑门14。在图2的实施例中，x=6。于是，锁存器L’’5和锁存器L’’6提供用于控制定序器11的同步延迟。
在这个实施例中，AND逻辑门10被连接成接收XNOR逻辑门14的输出，而非时钟信号CLK。
图4表示根据本发明的某些实施方式的音频信号处理的方法的步骤。
在步骤S1中，DAC2接收数字音频信号ASD，并利用主时钟信号MCLK来将数字音频信号ASD转换为模拟音频信号ASA。
在步骤S2中，分频器3接收主时钟信号MCLK，并通过预定因子N将主时钟信号MCLK分频，来获得时钟信号CLK。
然后，时钟延迟块13接收时钟信号CLK，并使该时钟信号CLK延迟，以获得第一延迟时钟信号CLKD1和第二延迟时钟信号CLKD2。
在图5中示出了信号MCLK、CLK、CLKD1和CLKD2的示例。
在步骤S3中，计数器8接收时钟信号CLK，并在时钟信号CLK的每个周期生成对应计数器的值的M位代码。
在步骤S4中，根据待遵循的预定的分布曲线，解码器9根据计数器的值，设定变量V值。在每次接收计数器的值时，即在时钟信号CLK的每个周期，进行步骤S4。
在步骤S5中，定序器11生成对应定序器11的计数器的值的P位代码。在逻辑门块10的输出信号的每个前沿，进行步骤S5。
在步骤S6中，延迟线5通过利用当前的P位代码，自时钟信号CLK生成扩频时钟信号CLKSPR。在第二延迟时钟信号CLKD2的每个周期，进行步骤S6。
在步骤S7中，三角波形振荡器6自扩频时钟信号CLKSPR生成扩展的处理信号PS。
可以与步骤S1并行进行步骤S2至步骤S7。
在步骤S8中，调制器7根据模拟音频信号ASA调制扩展的处理信号PS。
在步骤S9中，被调制的信号被发送至扬声器12。
这种方法目的在于通过减少的位数量来量化延迟（定时抖动和周期抖动）。特别地，可以控制定时抖动和周期抖动，以获得更高的定时抖动和更低的周期抖动。
因此，音频驱动器1的目的可以在于为了超低的EMI，降低（大约11dB）高频杂散。而且，音频驱动器1不影响音频频带中的空闲噪声，也不影响效率。
当已阐明和描述目前被考虑为本发明的优选实施方式时，本领域的技术人员将理解，可以形成各种其他的变型，且等同物可以被替代，而不脱离本发明的真正范围。此外，可以形成许多变型，以适应于本发明的启示的特定情况，而不脱离在此描述的主要发明构思。此外，本发明的实施方式可不包括以上所述特征的全部。因此，目的是本发明不受限于所公开的特定实施方式，但本发明包括落入如上文广义上限定的本发明的范围内的所有实施方式。
当解释说明书和其相应权利要求时，词语如“包含”、“包括”、“并入”、“含有”、“是”和“具有”将以非排他的方式被理解，即，理解成允许未被明确限定的同样存在的其他的项或部件考虑进去。对于结合单数也同样理解为结合复数，反之亦然。
本领域的技术人员将容易理解，可以修改在本说明书中所公开的各种参数，并且可以组合所公开的各种实施方式，而不脱离本发明的范围。

Claims (10)

1.一种电子器件，包括：
-延迟线(5)，所述延迟线(5)配置成自时钟信号(CLK)生成扩频时钟信号，在所述扩频时钟信号的每个周期根据数字代码控制所述扩频时钟信号的定时抖动和周期抖动，
-振荡器(6)，所述振荡器(6)配置成利用所述扩频时钟信号(CLKSPR)来生成处理信号(PS)，和
-调制器(7)，所述调制器(7)配置成根据信号(ASA)调制所述处理信号(PS)，
其中，控制所述定时抖动和所述周期抖动以遵循预定的分布曲线。
2.根据权利要求1所述的电子器件，其中，所述预定的分布曲线为正弦波。
3.根据权利要求1或2所述的电子器件，其中，所述延迟线(5)包括一组级联的延迟块，每个延迟块包括RC电路，根据所述数字代码的一位，控制每个延迟块。
4.根据权利要求3所述的电子器件，其中，单位延迟量化由第一RC电路的电容器来限定，每个其他的RC电路的电容器的电容为所述第一RC电路的电容器的电容的倍数。
5.根据权利要求1所述的电子器件，还包括数字代码生成器(4)，所述数字代码生成器(4)配置成在每个周期生成数字代码，所述数字代码生成器包括：
-计数器(8)，所述计数器(8)配置成自所述时钟信号(CLK)生成计数器的值，所述计数器具有用于生成包括M位的计数器的值的M个输出，M为整数，
-解码器(9)，所述解码器(9)配置成接收所述M位的所述计数器的值，且根据所述计数器的值，设定二进制变量(V)值，和
-定序器(11)，所述定序器(11)配置成接收所述二进制变量值，且根据所述二进制变量值生成所述数字代码。
6.根据权利要求5所述的电子器件，其中，所述计数器(8)包括一组级联的锁存器(L1至Lk)，每个所述锁存器的输出提供所述计数器的值的一位。
7.根据权利要求5或6所述的电子器件，其中，所述定序器(11)包括一组级联的锁存器(L’1至L’y)，每个所述锁存器的输出提供所述数字代码的一位。
8.一种处理信号的方法，包括步骤：
-自时钟信号(CLK)生成扩频时钟信号，在所述扩频时钟信号的每个周期根据数字代码控制所述扩频时钟信号的定时抖动和周期抖动，
-利用所述扩频时钟信号(CLKSPR)来生成处理信号(PS)，以及
-根据信号(ASA)来调制所述处理信号(PS)，
其中，控制所述定时抖动和所述周期抖动以遵循预定的分布曲线。
9.根据权利要求8所述的方法，其中，所述预定的分布曲线为正弦波。
10.根据权利要求8或9所述的方法，包括在每个周期生成数字代码的步骤，所述步骤包括下列操作：
-自所述时钟信号(CLK)生成计数器的值，
-根据所述计数器的值，设定二进制变量(V)值，以及
-根据所述二进制变量值生成所述数字代码。
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