CN102013886A - 低电压差动信号输出级 - Google Patents

Abstract

本发明实施例提供了一种低电压差动信号输出级，包括显示信号数字电路与一数据并列转串行电路。此显示信号数字电路根据第一倍频频率信号，产生具有同步关系的显示信号与显示频率信号。数据并列转串行电路根据第二倍频频率信号，对上述显示信号进行取样，以产生串行数据信号与串行频率信号，其中第一倍频频率信号与第二倍频频率信号具有频率倍数关系，数据并列转串行电路包括一调整架构，用以根据显示频率信号与第二倍频频率信号，控制调整串行频率信号，以及控制串行数据信号根据第二倍频频率信号的频率送出的时间。

Description

低电压差动信号输出级

技术领域

本发明涉及一种输出级，且特别涉及一种低电压差动信号输出级。

背景技术

图1图示为传统低电压差动信号(Low voltage Differential Signal，LVDS)输出级的方块图。请参照图1，低电压差动信号输出级100包括显示信号数字110、显示锁相回路120、数据并列转串行电路(Parallel to Serial，P2S)130以及低电压差动信号传送电路140。

显示锁相回路120将显示信号数字电路110送过来的一倍频显示频率信号112进行锁相，并且加以频率增加七倍，而产生七倍频显示频率信号122。而后，数据并列转串行电路130同时接收一倍频显示频率信号112、七倍频显示频率信号122与显示数字数据，例如水平同步信号(Horizontal SyncSignal，“hs”)、垂直同步信号(Vertical Sync Signal，“vs”)、数据致能信号(Data Enable Signal，“de”)、以及三基色信号(rgb)，并将显示数字数据hs、vs、de、rgb进行并列转串行运算。接着，经串行化的显示数字数据hs、vs、de、rgb再传送给后级的低电压差动信号传送电路140，来达到以高速LVDS格式输出的目地。

图2图示为图1数据并列转串行电路130的方块图。请参照图2，定值除频器(除七)210将七倍频显示频率信号122除七后，而产生一倍频传送频率信号212。接着，再将传送频率信号212传送至低电压差动信号传送电路140，以做为最终频率信号输出。另外，在定值除频器210除七的过程中，同时参考显示频率信号112而产生的负载信号(Load，“ld”)，此负载信号ld用以每七个七倍频显示频率信号122的频率后触发一次，使得并列转串行电路220将显示数字数据hs、vs、de、rgb串行后而产生串行数据信号222(以七倍频率输出的显示数据信号)。接着，将串行数据信号222输出并送至低电压差动信号传送电路140，以完成整个并列转串行的转换动作。

请合并参照图1与图2，在低电压差动信号输出级100架构中，七倍频显示频率信号122与一倍频显示频率信号112彼此间有相位锁定关系，而显示数字数据hs、vs、de、rgb与一倍频显示频率信号112间有同步关系，故并列转串行电路220只需参考一倍频显示频率信号112，并选定合适的负载信号ld，即可安全的达成数据并列转串行的任务。

另外，显示锁相回路120是一个传统锁相回路，而其本身的设计相对于频率合成器更为复杂，其限制也较多。再者，为了使得低电压差动信号输出级100所产生的输出信号达到降低系统电磁干扰(ElectromagneticInterference，EMI)的作用，显示锁相回路120通常需要具备展频输出的功能。而在传统的做法上，显示锁相回路120若需具备展频输出的功能，通常需要两个锁相回路串接来达成，如此将增加额外的成本，整个电路架构较为复杂也较缺乏弹性。

发明内容

本发明提供一种低电压差动信号输出级电路，通过让电路设计可较为简化也较具弹性，同时也降低整体电路制作成本。

在一实施例中，本发明提供一种低电压差动信号输出级，包括显示信号数字电路、一数据并列转串行电路与一传送电路。此显示信号数字电路根据第一倍频频率信号，产生具有同步关系的显示信号与显示频率信号。数据并列转串行电路根据第二倍频频率信号，对上述显示信号进行取样，以产生串行数据信号与串行频率信号，其中第一倍频频率信号与第二倍频频率信号具有频率倍数关系，数据并列转串行电路包括一调整架构，用以根据不具有相位锁定关系的显示频率信号与第二倍频频率信号，控制调整串行频率信号，以及控制串行数据信号根据第二倍频频率信号的频率送出的时间。传送电路接到数据并列转串行电路，用以传送输出串行数据信号与串行频率信号，作为低电压差动信号输出级输出。

在上述低电压差动信号输出级中，还包括一倍频电路，用以根据一参考频率产生第一倍频频率信号与第二倍频频率信号。

在一实施例中，本发明提供一种低电压差动信号输出级，包括一倍频电路、一显示信号数字电路、一数据并列转串行电路与一传送电路。此倍频电路用以根据参考频率产生第一倍频频率信号与第二倍频频率信号，其中第一倍频频率信号与第二倍频频率信号具有频率倍数关系。显示信号数字电路则是根据第一倍频频率信号，产生具有同步关系的显示信号与显示频率信号。数据并列转串行电路则是根据第二倍频频率信号与显示频率信号，对显示信号进行取样，以产生串行数据信号与串行频率信号，其中数据并列转串行电路进一步回授输出一调校相位信号给倍频电路，并据以调整所产生的第一倍频频率信号的相位，进而调整显示频率信号的相位。传送电路则是连接到数据并列转串行电路，用以传送输出串行数据信号与串行频率信号，作为低电压差动信号输出级输出。

在一实施例中，本发明提供一种低电压差动信号输出级，包括显示信号数字电路、显示锁相回路、数据并列转串行电路与传送电路。此显示信号数字电路接收显示信号，并据以产生具有同步关系的显示信号与显示频率信号。显示锁相回路用以接受显示频率信号，经锁相操作后，据以输出具有同步的第一倍频频率信号与第二倍频频率信号，其中第一倍频频率信号与第二倍频频率信号具有频率倍数关系。数据并列转串行电路根据第二倍频频率信号，对显示信号进行取样以产生串行数据信号与串行频率信号。传送电路接到数据并列转串行电路，用以传送输出串行数据信号与串行频率信号，作为上述低电压差动信号输出级输出。

在一实施例中，本发明提供一种低电压差动信号输出级，包括显示信号数字电路、显示锁相回路、具相位校正的数据并列转串行电路与传送电路。此显示信号数字电路接收一显示信号，并据以产生具有同步关系的显示信号与第一倍频频率信号。显示锁相回路用以接受第一倍频频率信号，经锁相操作后，据以输出一第二倍频频率信号，其中第一倍频频率信号与第二倍频频率信号具有频率倍数关系。具相位校正的数据并列转串行电路用以根据第二倍频频率信号对显示信号进行取样，以产生串行数据信号与串行频率信号，此具相位校正的数据并列转串行电路包括一调整架构，用以调整第一倍频频率信号与第二倍频频率信号的相位，并据以控制调整串行频率信号，以及控制串行数据信号根据第二倍频频率信号的频率送出的时间。传送电路接到数据并列转串行电路，用以传送输出串行数据信号与串行频率信号，作为低电压差动信号输出级输出。

下面通过具体实施例并结合附图对本发明做进一步的详细描述。

附图说明

图1图示为传统低电压差动信号输出级的方块图；

图2图示为图1数据并列转串行电路的方块图；

图3图示为本发明一实施例低电压差动信号输出级的方块图；

图4图示为图3具相位校正的数据并列转串行电路的一种实施范例；

图5图示为图4管线延迟级的一种实施范例；

图6图示为图3具相位校正的数据并列转串行电路的另一种实施范例；

图7图示为本发明另一实施例低电压差动信号输出级的方块图；

图8图示为本发明又一实施例低电压差动信号输出级的方块图；

图9图示为本发明再一实施例低电压差动信号输出级的方块图。

附图标记说明：

100、300、700：低电压差动信号输出级；

110、320、720、810、910：显示信号数字电路；

120、820、920：显示锁相回路；

130、830：数据并列转串行电路；

140、840、940：低电压差动信号传送电路；

210：定值除频器；

220、430、650：并列转串行电路；

310、710：倍频电路；

330、930：具相位校正的数据并列转串行电路；

730：数据并列转串行电路；

340、740：传送电路；

410、610：管线延迟级；

420、640：除频器；

FF1～FFn：正反器；

620：判断电路；

630：与门；

112：一倍频显示频率信号：

122：七倍频显示频率信号；

212：传送频率信号；

222：串行数据信号；

342：输出信号；

622：位移信号；

805：频率信号；

822：输出端OUT所输出的输出信号；

824：FB端所输出的信号。

具体实施方式

本发明提出一种低电压差动信号(Low voltage DifferentialSignal，LVDS)输出级，将原本的显示锁相回路改为一种倍频电路，例如显示频率合成电路，可以是配置于输出级，或是由系统提供。在此架构中，将显示锁相回路的功能拆解到倍频电路与新型的数据并列转串行电路(Parallel to Serial，P2S)中，前者负责产生所需的频率，后者以动态方式决定相位，也就是具有自动相位校正的功能，而能取得所需要的相位。此倍频电路同时也具备展频输出的功能。如此一来，整体的架构可较为简化，也较具弹性，同时也降低整体系统成本。

底下将以具体实施例加以说明本发明所提出的低电压差动信号输出级。

请参照图3，是图示为本发明一实施例低电压差动信号(Low VoltageDifferential Signal，LVDS)输出级的方块图。请参照图3，低电压差动信号输出级300包括倍频电路310、显示信号数字电路320、具相位校正的数据并列转串行电路330与传送电路340。

倍频电路310用以接收参考频率信号(以下简称Sref)，而产生第一倍频频率信号clk_1x_p与第二倍频频率信号clk_7x。在本实施例中，第一倍频频率信号clk_1x_p为一倍频率合成信号，而第二倍频频率信号clk_7x为七倍频率合成信号。如前所述，此参考频率信号Sref可以是前级提供给显示信号数字电路的频率信号(如图1的dp_clk)，或是由系统所产生独立的参考频率，皆可达成本实施例所提出的输出级架构。

显示信号数字电路320耦接至倍频电路310，接收并依据第一倍频频率信号clk_1x_p，以产生显示信号hs、vs、de、rgb与显示频率信号clk_1x，并分别传送到具相位校正的数据并列转串行电路330。

具相位校正的数据并列转串行电路330耦接至倍频电路310与显示信号数字电路320，用以依据第二倍频频率信号clk_7x与显示频率信号clk_1x，取样显示信号hs、vs、de、rgb，以产生串行数据信号tx_data与串行频率信号tx_clk。传送电路340耦接至具相位校正的数据并列转串行电路330，接收串行数据信号tx_data与串行频率信号tx_clk，以产生输出信号342，来达到以高速传送的目的。在本实施例中，串行数据信号tx_data会以七倍频的频率进行传输，而串行频率信号tx_clk会以一倍频的频率进行传输，且串行数据信号tx_data与串行频率信号tx_clk发生时间要配合。

在整体作动上，倍频电路310接收参考频率信号Sref后，并依据参考频率信号Sref进行频率合成，以产生第一倍频频率信号(一倍频率合成信号)clk_1x_p与第二倍频频率信号(七倍频率合成信号)clk_7x。接着，分别将第一倍频频率信号clk_1x_p与第二倍频频率信号clk_7x提供给显示信号数字电路320与具相位校正的数据并列转串行电路330。如此一来，倍频电路310相较于图1的显示锁相回路120来说更具弹性，且展频功能可与频率合成电路结合，可以减少额外增加展频电路的成本。

接着，显示信号数字电路320会依据第一倍频频率信号clk_1x_p，而产生显示信号hs、vs、de、rgb与显示频率信号clk_1x。之后，具相位校正的数据并列转串行电路330会参考显示频率信号clk_1x与第二倍频频率信号clk_7x，将串行频率信号tx_clk与通过并串运算转换后的串行数据信号tx_data传送至传送电路340，以达到高速传传送的目的。由于显示频率信号clk_1x与第二倍频频率信号clk_7x不具有相位锁定关系，因此数据并列转串行电路包括一调整架构，用以控制输出调整所述串行数据信号tx_data与串行频率信号tx_clk，以及控制串行数据信号tx_data根据第二倍频频率信号clk_7x的频率送出的时间。

上述的低电压差动信号输出级300，在一实施例中，上述第一倍频频率信号clk_1x_p与第二倍频频率信号clk_7x是由包括此低电压差动信号输出级300的系统的倍频电路所提供。

在另一实施例中，上述第一倍频频率信号clk_1x_p与第二倍频频率信号clk_7x是由低电压差动信号输出级300的倍频电路310所提供。而此倍频电路310是根据一参考频率Sref所产生上述的第一倍频频率信号clk_1x_p与第二倍频频率信号clk_7x，此参考频率Sref可以是前级提供给显示信号数字电路的频率信号，或是由系统所产生独立的参考频率，皆可达成本实施例所提出的输出级架构。

图4图示数据并列转串行电路的一种实施范例电路方块示意图，可运用在图3的低电压差动信号输出级300中。请参照图4，数据并列转串行电路包括管线延迟级(Pipeline Delay Stages)410、除频器420、并列转串行电路430。管线延迟级410接收第二倍频频率信号clk_7x与显示频率信号clk_1x，并利用第二倍频频率信号clk_7x对显示频率信号clk_1x进行取样，以产生重置信号Srst。

举例来说，管线延迟级410可由多个正反器(Flip Flop)FF1～FFn串接而成，且如图5所示，其中n为大于1的正整数。当显示频率信号clk_1x为「111000」，而传送到管线延迟级410时，第1个正反器FF1会将「111000」延迟一个位后输出第1级延迟信号SD1，而此第1级延迟信号SD1为「1111000」。接着，第1级延迟信号SD1会被传送至第2个正反器FF2后并进行延迟的动作，而输出第2级延迟信号SD2，且此第2级延迟信号SD2为「11111000」。而其余第3～n级延迟信号SD3～SDn则类推，故在此不再赘述。

之后，管线延迟级410便利用第二倍频频率信号(七倍频率合成信号)clk_7x从第1～n级延迟信号SD1～SDn的某一级的前后，产生重置信号Srst，以便于让除频器420进行调整其输出负载脉冲信号(Load Pulse，以下简称ld)与串行频率信号tx_clk的依据。

除频器420耦接至管线延迟级410，用以依据重置信号Srst与第二倍频频率信号clk_7x，而产生负载信号ld与串行频率信号tx_clk。在本实施例中，除频器420的除频倍率会与第二倍频频率信号clk_7x的倍频倍率相关。并列转串行电路430耦接至除频器420，用以依据负载信号ld，并利用第二倍频频率信号clk_7x撷取显示信号hs、vs、de、rgb，以产生串行数据信号tx_data。

由前述可知，管线延迟级410会利用第二倍频频率信号clk_7x取样显示频率信号clk_1x，来产生重置信号Srst。之后，将重置信号Srst传送至除频器420，以便重设除频器420内部的状态，通过改变除频器420输出的负载信号ld的相位与串行频率信号tx_clk的相位，以达到负载信号ld可安全的触发(Trigger)并列转串行电路430输出串行数据信号tx_data的目的。

在本实施例中，具相位校正的数据并列转串行电路330还需额外考虑显示频率信号clk_1x与第二倍频频率信号clk_7x之间的存在相位差异与所使用的频率高低。亦即在第二倍频频率信号clk_7x越高频的频率上，此架构不致误动作所能接受的显示频率信号clk_1x与第二倍频频率信号clk_7x间相位差越小。

以下将举另一例，以用来说明产生负载信号ld以安全触发数据并列转串行动作的方法，且不用受限于显示频率信号clk_1x与第二倍频频率信号clk_7x相对相位与操作频率限制。在此实施例中，增加一判断电路介于管线延迟级与除频器之间，用于判断信号正缘区间的判断，特别是显示频率信号的正缘区间。管线延迟级接收上述第二倍频频率信号与显示频率信号，并利用第二倍频频率信号对显示频率信号进行取样，以产生量化信号。而判断电路，则是依据负载信号ld与量化信号，而产生位移信号(Shift)。此判断电路用以正确判断出负载信号ld与显示频率信号之间的相位差异，并提供信息以让除频器可以作出发出负载信号ld的时间，以便能安全取样显示信号的目的，例如对水平同步信号(Horizontal Sync Signal，“hs”)、垂直同步信号(Vertical SyncSignal，“vs”)、数据致能信号(Data Enable Signal，“de”)、以及三基色信号(r gb)的取样。具体实施例如图6所示。

图6图示为图3具相位校正的数据并列转串行电路的另一种实施范例。请参照图6，具相位校正的数据并列转串行电路330包括管线延迟级610、判断电路620、与门630、除频器640与并列转串行电路650。

管线延迟级610接收显示频率信号clk_1x与第二倍频频率信号clk_7x，并利用第二倍频频率信号clk_7x对显示频率信号clk_1x进行取样，以产生量化信号tx_clk_rp[n:0]。其中，量化信号tx_clk_rp[n:0]为频率显示信号tx_clk正缘区间产生。

除频器640耦接至与门630，用以依据重置信号Srst而产生负载信号ld与串行频率信号tx_clk。在本实施例中，除频器640为除七除频器。并列转串行电路650耦接至除频器640，用以依据负载信号ld，并利用第二倍频频率信号clk_7x撷取显示信号hs、vs、de、rgb，以产生串行数据信号tx_data。与门630接收第二倍频频率信号clk_7x与位移信号(Shift)622，并对第二倍频频率信号clk_7x与位移信号622进行及运算，以产生重置信号Srst。

判断电路620耦接至管线延迟级610与除频器640，用以依据负载信号ld与量化信号tx_clk_rp[n:0]，而产生位移信号622。在本实施例中，判断电路620主要用以正确判断出负载信号ld与显示频率信号clk_1x之间的相位差异，并提供信息以让除频器640可以作出调整，以便到安全取样显示信号hs、vs、de、rgb的目的。

举例来说，除频器640初始时处于一内同步(Free Run)状态，并且以每七个第二倍频频率信号(七倍频率合成信号)clk_7x的周期产生负载信号ld，并将负载信号ld传送至判断电路620。当判断电路620接收负载信号ld，也同时接收量化信号tx_clk_rp[n:0]。

若负载信号ld产生时，量化信号tx_clk_rp[n:0]的各个信号为「1」的有效区间落在相对危险的范围(例如量化信号tx_clk_rp[n:0]处于转态的地方，例如由逻辑「0」转变成逻辑「1」)，则判断电路620会产生位移(Shift)信号622(例如一个第二倍频频率信号clk_7x周期的信号)SS为逻辑「0」至与门630。此时与门630会产生逻辑「0」的重置信号Srst至除频器640，使得除频器640的触发频率信号少掉一个第二倍频频率信号clk_7x频率脉冲。如此一来，会导致除频器640在下一次输出负载信号ld时，会晚一个第二倍频频率信号clk_7x频率周期。

而在下一次的显示频率信号clk_1x运算周期中(亦即七个第二倍频频率信号clk_7x周期长度)，上述演算方式将重复一次，直到负载信号ld产生时，量化信号tx_clk_rp[n:0]的各个信号为「1」的有效区间落在相对安全的范围(亦即量化信号tx_clk_rp[n:0]没有转态)，判断电路620会产生位移信号622为逻辑「1」为止，亦即不再调整送至除频器640的第二倍频频率信号clk_7x，藉以达到调整负载信号ld相对于显示频率信号clk_1x为安全的目的。

另外，判断电路620还可以依据显示信号vs与de，来调整负载信号ld的状态。其中，显示信号vs与de可用来定义调整负载信号ld发生的时间区间。也就是说，以显示信号vs与de而言，上述时间区间可定义在显示信号的数据空白区间(H blank time与V blank time)，以让此调整机制不会影响到正常的显示数据输出时间区间(activetime)的频率信号，同时，也提供判断电路620具有更多的调整弹性。

图7图示为本发明另一实施例低电压差动信号输出级的方块图。请参照图7，低电压差动信号输出级700包括倍频电路710、显示信号数字电路720、数据并列转串行电路730与传送电路740。本实施例倍频电路710、显示信号数字电路720与传送电路740的操作方式可以参照图3倍频电路310、显示信号数字电路320与传送电路340，故在此不再赘述。

在本实施例中，数据并列转串行电路730可为一般的数据并列转串行电路，如图4所示的数据并列转串行电路，或是采用如图6所示新型的数据并列转串行电路。而此数据并列转串行电路730会输出调校相位信号phase_state至倍频电路710。而调校相位信号phase_state的产生方式为，数据并列转串行电路730会利用显示频率信号clk_1x来取样第二倍频频率信号clk_7x，并将其领先或是落后的信息(亦即显示频率信号clk_1x的相位领先第二倍频频率信号clk_7x或是显示频率信号clk_1x的相位落后第二倍频频率信号clk_7x)通过调校相位信号phase_state输出，并送至倍频电路710。

之后，倍频电路710再据以调整第一倍频频率信号clk_1x_p的输出相位，并通过第一倍频频率信号clk_1x_p的调整延迟量来达到送至具相位校正的数据并列转串行电路730的显示频率信号clk_1x与第二倍频频率信号clk_7x的相位锁定目地。另外，数据并列转串行电路730内部的负载信号ld产生方式便不需要再处理第二倍频频率信号clk_7x与显示频率信号clk_1x间相位同步问题。

值得一提的是，数据并列转串行电路730若采用图6所示新型的数据并列转串行电路，则数据并列转串行电路730内部的调整方式，则是使用如图6传送至判断电路620显示信号vs与de空白区间的校正方式，以达到与图6相同的校正效果。

由前述可知，本实施例低电压差动信号输出级300、700的架构中，倍频电路310、710负责产生所需的频率，具相位校正的数据并列转串行电路330、730锁定所需要的相位，而倍频电路310、710同时也具备展频输出的功能。如此一来，本实施例所提供的低电压差动信号输出级300、700的架构可较为简化也较具弹性，同时也降低整体系统成本。

在一般的低电压差动信号输出级应用上，对于展频的应用上，通常包括两种，第一种为前端所接收的信号就是已经经过展频处理的展频频率信号，如此后端便不需要再展频，也就是后端的显示锁相回路或是倍频电路就不需要根据输入频率信号产生展频频率信号。而另外一种，则是相反，前端所接收的信号未经过展频处理，而由后端的电路进行展频的操作。在两种不同展频的运用上，所提出不同的架构，例如图3与图7的实施例，在采用图6所示新型的数据并列转串行电路，皆可吸收掉因为展频所造成的第一倍频频率信号clk_1x与第二倍频频率信号clk_7x之间的相位差，而不致于有错误的动作，同时产生展频的串行数据信号tx_data与串行频率信号tx_clk输出。

综上所述，本发明通过倍频电路提供所需的频率(一倍频率合成信号与七倍频率合成信号)，以及具相位校正的数据并列转串行电路锁定所需的相位(负载信号ld与串行频率信号tx_clk)。另外，倍频电路同时具备展频输出的功能。如此一来，可以使得低电压差动信号输出级的整体架构于设计上较为简单，也较具有弹性，同时也可以降低整体制作成本。

本发明在图3与图7的实施例中，提出了采用倍频电路取代显示锁相回路，但本发明的概念也可使用在具有显示锁相回路与传统数据并列转串行电路的架构下，但须进一步设计，方可让低电压差动信号输出级的展频应用范围与幅度更大(显示锁相回路的展频设定范围可用性更大)。底下将以具体实施例说明。

在如图1传统架构中使用显示锁相回路的应用而言，搭配传统数据并列转串行电路，频率信号clk_1x同时连接到显示锁相回路120与数据并列转串行电路130，在前述两种展频应用上，展频幅度开到很大时，都会使得数据并列转串行电路130误动作。此是因为频率信号clk_1x与频率信号clk_7x之间相位差的剧烈变化导致负载信号ld无法固定产生在频率信号clk_7x的七个频率周期上的固定位置。原因是与数据并列转串行电路130的输入频率信号clk_1x与频率信号clk_7x之间有频率与相位的限制有关。

在应用本发明另一实施例，也可改变连接的方式，如图8所示。图8是说明本发明一实施例的低电压差动信号输出级电路示意图。此低电压差动信号输出级包括显示信号数字电路810、显示锁相回路820、数据并列转串行电路830以及低电压差动信号传送电路840。

前级提供频率信号805(如图所示的dp_clk)给显示信号数字电路810，而据以输出显示数字数据hs、vs、de、rgb，以及频率信号clk_1x_pll。而后，将原本提供给数据并列转串行电路的频率信号clk_1x与clk_7x分别改为由显示锁相回路820通过FB端所输出的信号824与通过输出端OUT所输出的输出信号822。FB端所输出的信号824与输出端OUT所输出的信号差异在于，FB端所输出的信号是输出端OUT所输出的输出信号822经过除频器除频后的结果。在两种展频的情况之下，输出端OUT所输出的输出信号822与FB端所输出的信号824将维持同步的关系，但是在显示锁相回路820的输入端IN所接收的频率信号clk_1x_pll，与输出端OUT所输出的输出信号822就没有同步的关系。因此，相较于传统图1的接线方式，其数据并列转串行电路(P2S)130展频操作的范围比较窄。而本实施例中，由于FB端所输出的信号824与输出端OUT所输出的输出信号822两信号为同步的特性，因此可以解决图1对于展频应用的限制。

而在另外一个实施例中，也可采用不同的连接方式达到目的。如图9所示，是说明本发明另一实施例的低电压差动信号输出级电路示意图。此低电压差动信号输出级包括显示信号数字电路910、显示锁相回路920、具相位校正的数据并列转串行电路930以及低电压差动信号传送电路940。如图所示，将传统数据并列转串行电路换成新型数据并列转串行电路，也就是采用如图6所示，具相位校正的数据并列转串行电路。由于新型数据并列转串行电路本身具有自动校正相位的特性，也可解决图1展频应用的限制，而且频率信号clk_1x与clk_7x其相位差距安全操作范围较图8应用上为广。

本发明所提出的低电压差动信号输出级应用，即使是采用显示锁相回路，也可以搭配新型的数据并列转串行电路，如图9所示，而且这样的组合，可让低电压差动信号输出级的展频应用范围与幅度更大(显示锁相回路的展频设定范围可用性更大)。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (18)

1.一种低电压差动信号输出级，包括：

一显示信号数字电路，根据一第一倍频频率信号，产生具有同步关系的一显示信号与一显示频率信号；

一数据并列转串行电路，根据一第二倍频频率信号，对所述显示信号进行取样，以产生一串行数据信号与一串行频率信号，其中所述第一倍频频率信号与所述第二倍频频率信号具有频率倍数关系，所述数据并列转串行电路包括一调整架构，用以根据不具有相位锁定关系的所述显示频率信号与所述第二倍频频率信号，控制调整所述串行频率信号，以及控制所述串行数据信号根据所述第二倍频频率信号的频率送出的时间；以及

一传送电路，耦接至所述数据并列转串行电路，用以传送输出所述串行数据信号与所述串行频率信号，作为所述低电压差动信号输出级输出。

2.根据权利要求1所述的低电压差动信号输出级，还包括一倍频电路，用以根据一参考频率产生所述第一倍频频率信号与所述第二倍频频率信号。

3.根据权利要求2所述的低电压差动信号输出级，其中所述参考频率是由一前级装置所提供给所述显示信号数字电路的频率信号。

4.根据权利要求2所述的低电压差动信号输出级，其中所述参考频率是由包括所述低电压差动信号输出级的系统所产生。

5.根据权利要求1所述的低电压差动信号输出级，其中所述第一倍频频率信号与所述第二倍频频率信号是由包括所述低电压差动信号输出级的系统的一倍频电路所提供。

6.根据权利要求1所述的低电压差动信号输出级，其中所述数据并列转串行电路的调整架构包括：

一管线延迟级，接收所述第二倍频频率信号与所述显示频率信号，并利用所述第二倍频频率信号对所述显示频率信号进行取样，以产生一重置信号；

一除频器，接收所述第二倍频频率信号，并经除频运算后调整为所述串行频率信号输出，并输出一负载信号；以及

一并列转串行单元，用以对所述显示信号进行取样，以产生所述串行数据信号，并通过所述负载信号触发下将所述串行数据信号输出；

其中所述重置信号则是用以重设所述除频器的状态，通过改变所述除频器输出的负载信号的相位与所述串行频率信号的相位，以使所述负载信号正确地触发所述并列转串行单元输出所述串行数据信号。

7.根据权利要求1所述的低电压差动信号输出级，其中所述调整架构包括：

一管线延迟级，接收所述第二倍频频率信号与所述显示频率信号，并利用所述第二倍频频率信号对所述显示频率信号进行取样，以产生一量化信号；

一判断电路，连接到所述管线延迟级，用于判断所述显示频率信号的正缘区间，来决定所述负载信号与所述显示频率信号之间的相位差异，以据以调整一位移信号；

一除频器，接收一信号，并经除频运算后调整为所述串行频率信号输出，并输出一负载信号；

其中所述信号是根据所述第二倍频频率信号与所述位移信号所产生。

8.根据权利要求7所述的低电压差动信号输出级，其中所述判断电路接收所述显示信号内的一垂直同步信号与一数据致能信号，据以调整所述负载信号触发的时间区间，使其落于所述显示信号的数据空白区间内。

9.一种低电压差动信号输出级，包括：

一倍频电路，用以根据一参考频率产生一第一倍频频率信号与一第二倍频频率信号，其中所述第一倍频频率信号与所述第二倍频频率信号具有频率倍数关系；

一显示信号数字电路，根据所述第一倍频频率信号，产生具有同步关系的一显示信号与一显示频率信号；

一数据并列转串行电路，根据所述第二倍频频率信号与所述显示频率信号，对所述显示信号进行取样，以产生串行数据信号与串行频率信号，其中所述数据并列转串行电路进一步回授输出一调校相位信号给所述倍频电路，并据以调整所产生的所述第一倍频频率信号的相位，进而调整所述显示频率信号的相位；以及

一传送电路，接到所述数据并列转串行电路，用以传送输出所述串行数据信号与所述串行频率信号，作为所述低电压差动信号输出级输出。

10.根据权利要求9所述的低电压差动信号输出级，其中所述倍频电路根据所述数据并列转串行电路的调校相位信号对所述显示频率信号的相位进行一延迟量的调整，来达到传送到所述并列转串行电路的所述显示频率信号与所述第二倍频频率信号之间的相位锁定。

11.根据权利要求9所述的低电压差动信号输出级，其中所述参考频率是由一前级装置所提供给所述显示信号数字电路的频率信号。

12.根据权利要求9所述的低电压差动信号输出级，其中所述参考频率是由包括所述低电压差动信号输出级的系统所产生。

13.根据权利要求9所述的低电压差动信号输出级，其中所述数据并列转串行电路接收所述显示信号内的一垂直同步信号与一数据致能信号，据以调整所述串行数据信号输出的时间，落在所述显示信号的数据空白区间内。

14.一种低电压差动信号输出级，包括：

一显示信号数字电路，接收一显示信号，并据以产生具有同步关系的一显示信号与一显示频率信号；

一显示锁相回路，用以接受所述显示频率信号，经锁相操作后，据以输出具有同步的一第一倍频频率信号与一第二倍频频率信号，其中所述第一倍频频率信号与所述第二倍频频率信号具有频率倍数关系；

一数据并列转串行电路，根据所述第二倍频频率信号，对所述显示信号进行取样，以产生串行数据信号与串行频率信号；以及

一传送电路，接到所述数据并列转串行电路，用以传送输出所述串行数据信号与所述串行频率信号，作为所述低电压差动信号输出级输出。

15.根据权利要求14所述的低电压差动信号输出级，其中所述数据并列转串行电路的调整架构包括：

一管线延迟级，接收所述第二倍频频率信号与所述显示频率信号，并利用所述第二倍频频率信号对所述显示频率信号进行取样，以产生一重置信号；

一除频器，接收所述第二倍频频率信号，并经除频运算后调整为所述串行频率信号输出，并输出一负载信号；以及

一并列转串行单元，用以对所述显示信号进行取样，以产生所述串行数据信号，并通过所述负载信号触发下将所述串行数据信号输出，其中

所述重置信号则是用以重设所述除频器的状态，通过改变所述除频器输出的负载信号的相位与所述串行频率信号的相位，以使所述负载信号可正确地触发所述并列转串行单元输出所述串行数据信号。

16.一种低电压差动信号输出级，包括：

一显示信号数字电路，接收一显示信号，并据以产生具有同步关系的一显示信号与一第一倍频频率信号；

一显示锁相回路，用以接受所述第一倍频频率信号，经锁相操作后，据以输出一第二倍频频率信号，其中所述第一倍频频率信号与所述第二倍频频率信号具有频率倍数关系；

一具相位校正的数据并列转串行电路，用以根据所述第二倍频频率信号对所述显示信号进行取样，以产生串行数据信号与串行频率信号，所述具相位校正的数据并列转串行电路包括一调整架构，用以调整所述第一倍频频率信号与所述第二倍频频率信号的相位，并据以控制调整所述串行频率信号，以及控制所述串行数据信号根据所述第二倍频频率信号的频率送出的时间；以及

一传送电路，接到所述数据并列转串行电路，用以传送输出所述串行数据信号与所述串行频率信号，作为所述低电压差动信号输出级输出。

17.根据权利要求16所述的低电压差动信号输出级，其中所述数据并列转串行电路的调整架构包括：

一管线延迟级，接收所述第二倍频频率信号与所述第一倍频频率信号，并利用所述第二倍频频率信号对所述第一倍频频率信号进行取样，以产生一量化信号；

一判断电路，连接到所述管线延迟级，用于判断所述第一倍频频率信号的正缘区间，并输出一位移信号；

一除频器，接收一信号，并经除频运算后调整为所述串行频率信号输出，并输出一负载信号，其中所述信号是根据所述第二倍频频率信号与所述位移信号所产生，而所述判断电路，则是依据所述除频器所回授的所述负载信号与所述量化信号，而产生所述位移信号，其中所述判断电路用以判断出所述负载信号与所述显示频率信号之间的相位差异，并据以调整所述位移信号。

18.根据权利要求17所述的低电压差动信号输出级，其中所述判断电路接收所述显示信号内的一垂直同步信号与一数据致能信号，据以调整所述负载信号触发的时间区间，落在所述显示信号的数据空白区间内。

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