CN103678770A - 一种基于降噪目的的3d集成电路中tsv位置自动布局方法 - Google Patents
一种基于降噪目的的3d集成电路中tsv位置自动布局方法 Download PDFInfo
- Publication number
- CN103678770A CN103678770A CN201310562603.6A CN201310562603A CN103678770A CN 103678770 A CN103678770 A CN 103678770A CN 201310562603 A CN201310562603 A CN 201310562603A CN 103678770 A CN103678770 A CN 103678770A
- Authority
- CN
- China
- Prior art keywords
- tsv
- coordinate
- circumference
- integrated circuit
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 241000724291 Tobacco streak virus Species 0.000 title abstract 12
- 238000003860 storage Methods 0.000 claims abstract description 9
- 238000012545 processing Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005457 optimization Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000004364 calculation method Methods 0.000 claims description 2
- 238000005755 formation reaction Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 238000005516 engineering process Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明涉及一种基于降噪目的的3D集成电路中TSV位置自动布局方法，输入单元，用于建立3D集成电路直角坐标系，初步确定TSV所在坐标；移动单元，用于移动信号TSV到整数坐标点；调整单元，用于调整多余TSV的位置；存储单元，用于利用画圆的方法找到间距等于刻度标准的TSV对；判断单元，用于判断是否进行优化；弹开单元，用于将间距等于刻度标准的TSV对做弹开处理。本发明不破坏原始电路结构，对初步布局后的TSV版图做简单的重新布局，规范了3D集成电路版图中TSV的位置，减少了互连线的长度，合理地增加了各TSV的间距，达到了减小容性噪声的目的，同时优化了TSV自动布局。
Description
技术领域
本发明涉及一种3D集成电路中TSV位置自动布局方法，属于电路设计领域，尤其涉及一种基于降噪目的的3D集成电路中TSV位置自动布局方法。
背景技术
随着集成电路设计及制造水平飞速发展，单个芯片可以集成数亿个晶体管。然而，随着集成度不断提高，每片上的器件单元数量急剧增加，芯片面积增大，单元间连线的增长既影响电路工作速度又占用很多面积，严重影响集成电路进一步提高集成度和工作速度。在这种情况下，三维芯片集成技术成为一个新的发展思路。另外，全新的器件结构，比如碳纳米管、自旋电子或者分子开关等，在若干年内还不能准备好，新型的组装方法，如3D集成技术再次被提了出来。存储器速度滞后问题是3D集成的另一个推动因素，众所周知，相对于处理器速度，存储器存取速度的发展较慢，导致处理器在等待存储器获取数据的过程中被拖延。在多核处理器中，这一问题更加严重，可能需要将存储器与处理器直接键合在一起。
3D集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由TSV在竖直方向连接起来。3D集成电路可以有效的减少线路长度，提高运算速度，降低功耗，在减少芯片面积的同时缓解互连延迟的问题。同时，多层芯片之间则可以通过TSV使其单元进行层间的互联。与此同时，3D集成电路还面临着一些技术挑战，首先是散热问题，由于电路系统拥有了更高的集成程度，热功耗是一个不可忽视的问题，热功耗增加使表面积体积比下降，而传统的平面散热技术不再能满足三维集成电路的散热要求；其次是测试问题，传统的测试技术只是针对于单层系统，而现在并未提出一种测试方法针对多层芯片集成后的整体系统测试技术。
硅通孔技术（TSV）是通过在芯片与芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。由于TSV能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且大大改善芯片速度和低功耗的性能，成为目前电子封装技术中最为引人注目的一种技术。但是以TSV技术为主的第四代封装技术还面临着不少的困难，首先是价格和成本之间存在着极大的障碍，TSV会使每片晶片增加不少的成本花费，所以如何定价就是一个比较值得商榷的问题，现在唯一的解决办法就是削减成本。其次，新技术的不确定性所带来的风险，是每一个公司都不可以回避的。最后，实际量产的需求问题将直接影响这项新技术能否在日新月异的市场中生存下来，目前的市场并没有太多公司批量引进这种由TSV技术制作的芯片。这些潜在的问题是使TSV技术广泛应用于市场必须要解决的，而目前的工程师们在解决TSV堆叠所面临的挑战方面已经有了很大的进步。
集成电路进入深亚微米以后，噪声问题越来越成为人们关注的一个问题：互连线的布线密度变大、层数增多、高宽比变大以及耦合电容在互连线总电容中所占的比例增大等因素使容性噪声影响趋于明显，容性噪声的产生是由于相邻的网络的电场延伸到周围空间而产生的边缘场，若在此边缘场中布线，便会产生耦合噪声，而噪声限制了电路能够正确处理的最小电平信号，它与功耗、速度和线性度相互制约，是进行模拟电路设计时要考虑的重要因素。目前，芯片电源电压的不断减小影响了数字电路的耐噪性，而更多高性能模块的加入使得对电路的噪声分析难度越来越大。为解决上述目的，本发明提出一种基于降噪目的的3D集成电路中TSV位置自动布局方法，本发明结合坐标排布法，合理的优化了版图的同时又通过拉开TSV间距从而有效地降低了电路中的容性噪声。
发明内容
本发明的目的在于提供了一种基于降噪目的的3D集成电路中TSV位置自动布局方法，该3D集成电路中降噪的TSV位置自动布局系统包括输入单元、移动单元、调整单元：存储单元、判断单元、弹开单元；其中输入单元用于建立3D集成电路直角坐标系，初步确定TSV所在坐标；移动单元用于移动信号TSV到整数坐标点；调整单元用于调整多余TSV的位置；存储单元用于利用画圆的方法找到间距等于刻度标准的TSV对；判断单元用于判断是否进行优化；弹开单元用于将间距等于刻度标准的TSV对做弹开处理；本发明方法未破坏原始电路结构，并对初步布局后的TSV版图做简单的重新布局，通过建立一定TSV间距达到降低电路中容性噪声的目的。
为实现上述目的本发明采用的技术方案为一种基于降噪目的的3D集成电路中TSV位置自动布局方法，3D集成电路中降噪的TSV自动布局首先对版图内的TSV移动到整数坐标点并作布局调整，刻度标准为衡量是否产生噪声的标准，小于等于刻度标准可能会产生容性噪声，故利用刻度标准为半径画圆的方法找到圆周上可能存在噪声TSV对；若圆周上不存在TSV则结束优化否则进行弹开处理，直至集合内TSV对数目为零，完成整个自动布局过程。
以下为实现本发明方法的具体步骤。
S1.建立3D集成电路直角坐标系，初步确定信号TSV所在坐标；在版图中建立平面直角坐标系A，其坐标轴沿版图边缘生成；坐标系A的横轴沿版图水平方向边缘建立，纵轴沿版图的垂直方向边缘建立；建立刻度标准R，使坐标横轴和纵轴以n个R来划分，n为整数，则整数坐标点表示为（nR,nR），根据建立的刻度标准，通过计算每个信号TSV距离横纵轴的距离确定每个TSV所在的坐标点。
S2.移动信号TSV到整数坐标点；分别将信号TSV所在坐标的横纵坐标四舍五入，找出离其最近的整数坐标点，并将TSV移动到四舍五入后坐标点的位置。
S3.当一个坐标点存在多个TSV时，对其进行如下处理首先对其周围的整数坐标点顺时针进行编号，然后将多余的TSV依次顺时针放到空闲的坐标点；当外围坐标点被全部占用时，就将多余的TSV依次放置到其周围坐标点的次外围坐标点，循环执行S3，直至每个整数坐标点TSV的个数至多为1。
S4.利用画圆的方法找到间距等于刻度标准的TSV对；在初步整理后的版图中，依次以每一个TSV所在的整数坐标点为圆心，刻度标准为半径做圆，圆周上的TSV为可能产生容性噪声的情况，随后逐个记录所有圆周上TSV的数目。
S5.若所有圆周上都没有TSV存在，则说明此TSV版图并不需要优化；而当任意一个圆周上存在TSV时，继续执行S6。
S6.将间距等于刻度标准的TSV对做弹开处理：从版图中找到存在TSV数目最多的圆周，此圆周做优先处理，将圆上的TSV逐个移动到圆外距离一个刻度标准的临近空闲坐标点，当圆外临近坐标点被占用时，就将该TSV移动到距离圆周两个刻度标准的次外层空闲点；若存在有多个圆周存在最多的TSV数目的情况，则任选其中一个圆周进行弹开处理；循环执行S4、S5、S6，直至满足所有圆周上都没有TSV存在跳出循环，完成整个优化过程。
坐标系A的坐标轴刻度与实际的版图的大小相符，并精确到纳米级。
3D集成电路中降噪声的TSV位置自动布局装置，其包括有：
输入单元，用于建立3D集成电路直角坐标系，初步确定TSV所在坐标：在版图中建立直角坐标系A，其坐标轴沿版图边缘生成。坐标系的横轴沿版图水平方向边缘建立，纵轴沿版图的垂直方向边缘建立；建立刻度标准R，使坐标横轴和纵轴以n个R来划分，n为整数，则整数坐标点表示为（nR，nR），根据建立的刻度标准，通过计算每个TSV距离横纵轴的距离确定每个TSV所在的坐标点。
移动单元，用于移动信号TSV到整数坐标点。分别将信号TSV所在坐标的横纵坐标四舍五入，找出离其最近的整数坐标点，并将TSV移动到四舍五入后坐标点的位置。
调整单元，用于调整多余TSV的位置。当一个坐标点存在多个TSV时，则对其周围的整数坐标点进行编号，将多余的TSV依次放到空闲的坐标点,当外围坐标点被全部占用时，就将多余的TSV依次放置到其周围坐标点的次外围坐标点，循环执行S3，直至每个整数坐标点TSV的个数至多为1。
存储单元，用于利用画圆的方法找到间距等于刻度标准的TSV对。在初步整理后的版图中，依次以每一个TSV所在的整数坐标点为圆心，刻度标准为半径做圆，圆周上的TSV为可能产生容性噪声的情况，随后逐个记录所有圆周上TSV的数目。
判断单元，用于判断是否进行优化。若所有圆周上都没有TSV存在，则说明此TSV版图并不需要优化；而当任意一个圆周上存在TSV时，继续执行S6。
弹开单元，用于将间距等于刻度标准的TSV对做弹开处理。找到存在TSV数目最多的圆周，将圆上的TSV移动到圆外距离一个刻度标准的临近空闲坐标点，当圆外临近坐标点被占用时，就将该TSV移动到距离圆周两个刻度标准的次外层空闲点；若存在有多个圆周存在最多的TSV数目的情况，则任选其中一个圆周进行弹开处理；循环执行S4、S5、S6，直至满足所有圆周上都没有TSV存在，跳出循环，完成整个优化过程。
与现有技术相比，本发明可以获得如下有益效果。
本发明以简单的方法直接解决电路间存在的容性噪声问题，不破坏原始电路结构，对初步布局后的TSV版图做简单的重新布局，规范了3D集成电路版图中TSV的位置，满足工艺加工的约束，调整了拥挤TSV的位置，减少了互连线的长度，合理的增加了各TSV的间距，达到了减小容性噪声的目的，同时优化了TSV的自动布局。
附图说明
图1为3D集成电路芯片的剖面示意图；
图2为TSV原版图；
图3为移动TSV示意图；
图4为移动后TSV版图；
图5为初步优化后TSV版图；
图6为拥挤TSV移动示意图；
图7为TSV画圆示意图；
图8为TSV弹开示意图；
图9为弹开处理后TSV版图；
图10为本发明的3D集成电路中降噪声的TSV位置自动布局方法的流程图。
图中：1、TSV，2、刻度标准，3、坐标系，4、移动方向，5、顶层芯片，6、底层芯片，7、标准单元，8、金属互联线，9、衬底，10、坐标点，11、坐标线。
具体实施方式
以下将结合附图对本发明作进一步说明。
如图1所示为3D集成电路芯片的剖面示意图，本发明中的3D集成电路是一种三维立体式的芯片结构，整个芯片包括TSV1、刻度标准2、顶层芯片5、底层芯片6、标准单元7、金属互联线8、衬底9、坐标点10；本发明包括六个单元，分别为输入单元、移动单元、调整单元、存储单元、判断单元、弹开单元，这6个单元构成了芯片的整体，3D芯片中每一层都是2D芯片，并由TSV1在竖直方向连接起来，其主要由顶层芯片5和低层芯片6两部分构成；标准单元7是集成电路中实现信号互联的基本组成部分，标准单元7的互联由金属互联线8完成；顶层芯片5和底层芯片6相连接需要通过TSV1，这种TSV1是穿过相邻两层芯片的硅通孔；本发明的布局方法通过建立直角坐标系3，坐标系3的单位长度为刻度标准2，虚线为坐标的坐标线11，而由各坐标线相交而成的为坐标点10，把TSV1移动到最近的整数坐标点10，找到可能存在容性噪声的TSV对对其做弹开处理完成优化TSV1布局过程；本发明致力于对已经初步确定TSV位置的3D集成电路版图进行优化，规范了3D集成电路版图中的TSV1位置减少了所需互连线的长度，通过合理的增加各个TSV1之间的距离达到减小容性噪声的目的。
以下是本发明的具体实施步骤。
如图2所示为TSV原版图，输入单元包括TSV1和坐标系3，其用于确定TSV1所在位置，第一步建立3D集成电路直角坐标系3，初步确定各个TSV1所在坐标；图中黑色实心圆圈为TSV1，横、纵坐标轴分别沿版图的水平、竖直方向生成；建立刻度标准2，并用刻度标准2均分横纵轴，则整数坐标点10表示为（nR，nR），初步计算各个TSV1的坐标；依据坐标轴上的刻度标准2计算每个TSV1所在位置距离横纵坐标的距离，确定每个TSV1的坐标。
如图3所示为移动TSV示意图，移动单元包括TSV1、刻度标准2、以及坐标系3，其用于将TSV1移动到整数坐标点，初步对版图中的TSV1进行布局；第二步移动TSV1到整数坐标点10；将TSV1所在坐标的横纵坐标四舍五入，确定一个离其最近的整数坐标点10，移动到该坐标点10的位置，即将TSV1的坐标更改为与其坐标点10距离最近坐标点10的坐标。
如图4所示为移动后TSV版图，图5为初步优化后TSV版图，图6为拥挤TSV移动示意图，调整单元包括TSV1、刻度标准2、坐标系3、坐标点10、坐标线11，其用于调整位置重合TSV1的位置；第三步将所有TSV1移动到最近的坐标点10后会存在多个TSV1被移动到同一坐标点10的问题；调整版图中出现的这种情况，首先将某个TSV1个数大于“1”的点临近一周的坐标点10顺时针编号，如图6a所示；然后将多余的TSV1移动到临近的已经编号的坐标点10上，如果该点已经存在其他TSV1时，则跳过该点，将此TSV1顺时针移动到下一个坐标点10，如图6b；如果原始TSV1临近一周已经编号的位置全被占用时，就将此外围的一周坐标点10按照上述方式处理；最后重复此过程，直至每个坐标点10上的TSV1个数至多为“1”，完成调整后的版图如图5所示。
如图7所示为TSV画圆示意图，存储单元包括TSV1、刻度标准2、坐标系3，其利用画圆的方法找到间距等于刻度标准的TSV对并存储下来；如图7判断单元包括TSV1、刻度标准2、坐标系3，其用于判断是否进行弹开处理；第四步利用几何方法找到间距等于刻度标准的TSV1对；在版图的坐标系3中，依次以每一个TSV1所在的整数坐标点10为圆心，并以刻度标准2为半径做圆，坐标系3中圆周上的TSV1为可能产生容性噪声的情况，将每个圆周上存在的TSV1数目记录下来。
第五步，若坐标系3中的所有圆周上都没有TSV1存在，则说明此TSV1版图并不需要优化，直接结束整理过程；而当版图中任意一个圆周上存在TSV1时，继续执行第六步。
如图8所示为TSV弹开示意图，弹开单元包括TSV1、刻度标准2、坐标系3、移动方向4、坐标点10、坐标线11，此单元用于通过拉开间距降低TSV1间的容性噪声；第六步逐个将间距等于刻度标准2的TSV1对做弹开处理；由记录的每个圆周上TSV1的数目中找到存在TSV1数目最多的圆周，出现在圆周上的TSV1即为可能出现噪声的TSV1对，为了减小噪声影响，需要进行弹开一定距离的处理；如图8所示，将圆周上的TSV1外围临近间隔1个刻度标准2的坐标点11顺时针依次编号，然后将圆周上的所有TSV1移动到圆外距离圆周一个刻度标准2的临近空闲坐标点10，假如圆外临近坐标点11被占用时，就将该TSV1移动到距离圆周两个刻度标准2的次外层空闲点；若存在有多个圆周存在相同的最多的TSV1数目的情况，则任选其中一个圆周进行弹开处理；循环执行第四、五、六步，直至满足最后所有圆周上都没有TSV1存在，跳出循环，完成整个优化过程。
如图9所示为弹开处理后TSV版图，图中TSV位置排列整齐，满足工艺规定条件，各个TSV间距合理，达到减小容性噪声的目的，能够投产制造。
如图10所示为本发明的3D集成电路中降噪声的TSV位置自动布局方法的流程图。
Claims (6)
1.一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：本发明中的3D集成电路是一种三维立体式的芯片结构，整个芯片包括TSV（1）、刻度标准（2）、顶层芯片（5）、底层芯片（6）、标准单元（7）、金属互联线（8）、衬底（9）、坐标点（10）；本发明包括六个单元，分别为输入单元、移动单元、调整单元、存储单元、判断单元、弹开单元，这六个单元构成了芯片的整体，3D芯片中每一层都是2D芯片，并由TSV（1）在竖直方向连接起来，其主要由顶层芯片（5）和底层芯片（6）两部分构成；标准单元（7）是集成电路中实现信号互联的基本组成部分，标准单元（7）的互联由金属互联线（8）完成；顶层芯片（5）和底层芯片（6）相连接需要通过TSV（1），这种TSV（1）是穿过相邻两层芯片的硅通孔；本发明的布局方法通过建立直角坐标系（3），坐标系（3）的单位长度为刻度标准（2），虚线为坐标的坐标线（11），而由各坐标线相交而成的为坐标点（10），把TSV（1）移动到最近的整数坐标点（10），找到可能存在容性噪声的TSV对对其做弹开处理完成优化TSV（1）布局过程；
输入单元包括TSV（1）和坐标系（3），其用于确定TSV（1）所在位置，第一步建立3D集成电路直角坐标系（3），初步确定各个TSV（1）所在坐标；横、纵坐标轴分别沿版图的水平、竖直方向生成；建立刻度标准（2），并用刻度标准（2）均分横纵轴，则整数坐标点（10）表示为（nR,nR），初步计算各个TSV（1）的坐标；依据坐标轴上的刻度标准（2）计算每个TSV（1）所在位置距离横纵坐标的距离，确定每个TSV（1）的坐标；
移动单元包括TSV（1）、刻度标准（2）以及坐标系（3），其用于将TSV1移动到整数坐标点，初步对版图中的TSV（1）进行布局；第二步移动TSV（1）到整数坐标点（10）；将TSV（1）所在坐标的横纵坐标四舍五入，确定一个离其最近的整数坐标点（10），移动到该坐标点（10）的位置，即将TSV（1）的坐标更改为与其坐标点（10）距离最近坐标点（10）的坐标；
调整单元包括TSV（1）、刻度标准（2）、坐标系（3）、坐标点（10）、坐标线（11），其用于调整位置重合TSV（1）的位置；第三步将所有TSV（1）移动到最近的坐标点（10）后会存在多个TSV（1）被移动到同一坐标点（10）的问题；调整版图中出现的这种情况，首先将某个TSV（1）个数大于“1”的点临近一周的坐标点（10）顺时针编号；然后将多余的TSV（1）移动到临近的已经编号的坐标点（10）上，如果该点已经存在其他TSV（1）时，则跳过该点，将此TSV（1）顺时针移动到下一个坐标点（10）；如果原始TSV（1）临近一周已经编号的位置全被占用时，就将此外围的一周坐标点（10）按照上述方式处理；最后重复此过程，直至每个坐标点（10）上的TSV（1）个数至多为“1”，完成调整后的版图；
存储单元包括TSV（1）、刻度标准（2）、坐标系（3），其利用画圆的方法找到间距等于刻度标准的TSV对并存储下来；判断单元包括TSV（1）、刻度标准（2）、坐标系（3），其用于判断是否进行弹开处理；第四步利用几何方法找到间距等于刻度标准的TSV（1）对；在版图的坐标系（3）中，依次以每一个TSV（1）所在的整数坐标点（10）为圆心，并以刻度标准（2）为半径做圆，坐标系（3）中圆周上的TSV（1）为可能产生容性噪声的情况，将每个圆周上存在的TSV（1）数目记录下来；
第五步，若坐标系（3）中的所有圆周上都没有TSV（1）存在，则说明此TSV（1）版图并不需要优化，直接结束整理过程；而当版图中任意一个圆周上存在TSV（1）时，继续执行第六步；
弹开单元包括TSV（1）、刻度标准（2）、坐标系（3）、移动方向（4）、坐标点（10）、坐标线（11），此单元用于通过拉开间距降低TSV（1）间的容性噪声；第六步逐个将间距等于刻度标准（2）的TSV（1）对做弹开处理；由记录的每个圆周上TSV（1）的数目中找到存在TSV（1）数目最多的圆周，出现在圆周上的TSV（1）即为可能出现噪声的TSV（1）对，为了减小噪声影响，需要进行弹开一定距离的处理；将圆周上的TSV（1）外围临近间隔（1）个刻度标准（2）的坐标点（11）顺时针依次编号，然后将圆周上的所有TSV（1）移动到圆外距离圆周一个刻度标准（2）的临近空闲坐标点（10），假如圆外临近坐标点（11）被占用时，就将该TSV（1）移动到距离圆周两个刻度标准（2）的次外层空闲点。
2.根据权利要求1所述的一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：若存在有多个圆周存在相同的最多的TSV（1）数目的情况，则任选其中一个圆周进行弹开处理；循环执行第四、五、六步，直至满足最后所有圆周上都没有TSV（1）存在，跳出循环，完成整个优化过程。
3.根据权利要求1所述的一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：其中所述移动一定距离指从版图中找到存在TSV（1）数目最多的圆周，将圆上的TSV（1）逐个移动到圆外距离一个刻度标准的临近空闲坐标点。
4.根据权利要求1所述的一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：其中所述方式移动后的版图即为降噪声的TSV（1）布局优化后的版图。
5.根据权利要求1所述的一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：所述TSV（1）指3D-IC中处于不同芯片层的同一线网用于跨层互连的硅穿孔。
6.根据权利要求1所述的一种基于降噪目的的3D集成电路中TSV位置自动布局方法，其特征在于：其中所述降噪声是通过建立一定的TSV（1）间距降低电容在互连线中带来的容性噪声的影响。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310562603.6A CN103678770B (zh) | 2013-11-13 | 2013-11-13 | 一种基于降噪目的的3d集成电路中tsv位置自动布局方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310562603.6A CN103678770B (zh) | 2013-11-13 | 2013-11-13 | 一种基于降噪目的的3d集成电路中tsv位置自动布局方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103678770A true CN103678770A (zh) | 2014-03-26 |
| CN103678770B CN103678770B (zh) | 2016-08-17 |
Family
ID=50316306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310562603.6A Expired - Fee Related CN103678770B (zh) | 2013-11-13 | 2013-11-13 | 一种基于降噪目的的3d集成电路中tsv位置自动布局方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103678770B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105468821B (zh) * | 2015-11-15 | 2018-11-02 | 北京工业大学 | 利用最小包围圆的tsv自动定位方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100058580A1 (en) * | 2008-09-06 | 2010-03-11 | Farhang Yazdani | Stacking Integrated Circuits containing Serializer and Deserializer Blocks using Through Silicon Via |
| CN102663204A (zh) * | 2012-04-25 | 2012-09-12 | 北京工业大学 | 3d集成电路自动布局中tsv位置的距离优化方法 |
| CN103324773A (zh) * | 2012-11-13 | 2013-09-25 | 北京工业大学 | 3D集成电路中TSV的Trench沟道布局方法 |
-
2013
- 2013-11-13 CN CN201310562603.6A patent/CN103678770B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100058580A1 (en) * | 2008-09-06 | 2010-03-11 | Farhang Yazdani | Stacking Integrated Circuits containing Serializer and Deserializer Blocks using Through Silicon Via |
| CN102663204A (zh) * | 2012-04-25 | 2012-09-12 | 北京工业大学 | 3d集成电路自动布局中tsv位置的距离优化方法 |
| CN103324773A (zh) * | 2012-11-13 | 2013-09-25 | 北京工业大学 | 3D集成电路中TSV的Trench沟道布局方法 |
Non-Patent Citations (2)
| Title |
|---|
| LIGANG HOU, ET AL.: "Reserch on TSV Positioning in 3D IC Placement", 《ELECTRICAL DESIGN OF ADVANCED PACKAGING AND SYSTEMS SYMPOSIUM(EDAPS), 2011IEEE》 * |
| LIGANG HOU, ET AL.: "Signal Integrity Aware TSV Positioning", 《ELECTROMAGNETIC COMPATIBILITY (APEMC), 2012 ASIA-PACIFIC SYMPOSIUM ON》 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105468821B (zh) * | 2015-11-15 | 2018-11-02 | 北京工业大学 | 利用最小包围圆的tsv自动定位方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103678770B (zh) | 2016-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12094827B2 (en) | Size and efficiency of dies | |
| CN107112413B (zh) | 具有充电互连和磁电节点的自旋轨道逻辑单元 | |
| US9292644B2 (en) | Row based analog standard cell layout design and methodology | |
| US11569173B2 (en) | Bridge hub tiling architecture | |
| KR101615276B1 (ko) | 적층 메모리 엘리먼트들을 갖는 반도체 디바이스 및 반도체 디바이스 상에 메모리 엘리먼트들을 적층하는 방법 | |
| CN103413796B (zh) | 一种基板多芯片集成的大端口互连类芯片及实现方法 | |
| JP6096929B2 (ja) | 集積型ｍｒａｍモジュール | |
| KR20150052245A (ko) | Finfet 커패시터 및 그 제조 방법 | |
| US20150333005A1 (en) | PLACEMENT OF MONOLITHIC INTER-TIER VIAS (MIVs) WITHIN MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs) USING CLUSTERING TO INCREASE USABLE WHITESPAC | |
| CN102800644B (zh) | Ddr信号布线封装基板以及ddr信号布线封装方法 | |
| CN102663204B (zh) | 3d集成电路自动布局中tsv位置的距离优化方法 | |
| CN103678771A (zh) | 一种3D集成电路中power/groundTSV位置自动布局方法 | |
| CN102428603B (zh) | 具有可调谐特征阻抗的垂直共面波导、设计结构及其制造方法 | |
| US9032353B2 (en) | Method and system for three-dimensional layout design of integrated circuit elements in stacked CMOS | |
| Franzon et al. | Creating 3D specific systems: Architecture, design and CAD | |
| CN103886148A (zh) | 一种3d集成电路中热通孔位置自动布局方法 | |
| CN103678770A (zh) | 一种基于降噪目的的3d集成电路中tsv位置自动布局方法 | |
| CN103838897A (zh) | 一种集成电路版图验证的层次化天线检查方法 | |
| CN102622481A (zh) | 互补数据冗余结构型cmos标准单元电路物理库模型设计方法 | |
| CN117521596A (zh) | 一种三维集成系统温度分布的快速计算方法和装置 | |
| Chi et al. | Fast development of IC technologies in AI and IoT era | |
| CN104600066B (zh) | 定义氧化层（od）梯度减小的半导体器件及其制作方法 | |
| Huang et al. | A novel design methodology for hybrid process 3D-IC | |
| Geng et al. | Monolithic three-dimensional integrated circuits: Process and design implications | |
| Chi et al. | Fast Development of High-performance ICs in AI/IoT Era |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160817 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |