CN103646929B - 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法 - Google Patents

一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法 Download PDF

Info

Publication number
CN103646929B
CN103646929B CN201310642042.0A CN201310642042A CN103646929B CN 103646929 B CN103646929 B CN 103646929B CN 201310642042 A CN201310642042 A CN 201310642042A CN 103646929 B CN103646929 B CN 103646929B
Authority
CN
China
Prior art keywords
photoresistance film
metal substrate
metal
pin
back side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310642042.0A
Other languages
English (en)
Other versions
CN103646929A (zh
Inventor
梁新夫
梁志忠
王孙艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN201310642042.0A priority Critical patent/CN103646929B/zh
Publication of CN103646929A publication Critical patent/CN103646929A/zh
Application granted granted Critical
Publication of CN103646929B publication Critical patent/CN103646929B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种一次先镀后蚀金属框减法埋芯片正装平脚结构，它包括金属基板框，在所述金属基板框内部设置有基岛和引脚，所述引脚呈台阶状，所述基岛和引脚的正面与金属基板框正面齐平，所述引脚的背面与金属基板框的背面齐平，所述基岛背面与引脚的台阶面齐平，所述引脚的台阶面上设置有金属层，所述基岛的背面通过导电或不导电粘结物质设置有芯片，所述芯片的正面与引脚的台阶面上的金属层表面之间用金属线相连接，在所述基岛正面、引脚的正面和背面以及金属基板框的表面镀有抗氧化层或被覆抗氧化剂(OSP),所述塑封料与金属基板框上下表面的抗氧化层或被覆抗氧化剂(OSP)齐平。本发明的有益效果是：它能够解决传统金属引线框的板厚之中无法埋入物件而限制金属引线框的功能性和应用性能。

Description

一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法
技术领域
本发明涉及一种一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法。属于半导体封装技术领域。
背景技术
传统的四面扁平无引脚金属引线框结构主要有两种：
一种是四面扁平无引脚封装（QFN）引线框，这种结构的引线框由铜材金属框架与耐高温胶膜组成（如图18所示）。
一种是预包封四面扁平无引脚封装（pQFN）引线框，这种结构的引线框结构包括引脚与基岛，引脚与基岛之间的蚀刻区域填充有塑封料（如图19所示）。
上述传统金属引线框存在以下缺点：
1、传统金属引线框作为装载芯片的封装载体，本身不具备系统功能，从而限制了传统金属引线框封装后的集成功能性与应用性能；
2、由于传统金属引线框本身不具备系统功能，只能在引线框正面进行芯片及组件的平铺或者堆叠封装。而功率器件与控制芯片封装在同一封装体内，功率器件的散热会影响控制芯片信号的传输；
3、由于传统金属引线框本身不具备系统功能，所以多功能系统集成模块只能在传统金属引线框正面通过多芯片及组件的平铺或堆叠而实现，相应地也就增大元器件模块在PCB上所占用的空间。
发明内容
本发明的目的在于克服上述不足，提供一种一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法，它能够解决传统金属引线框缺乏系统功能的问题。
本发明的目的是这样实现的：一种一次先镀后蚀金属框减法埋芯片正装平脚结构的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、贴光阻膜作业
在金属基板的正面及背面分别贴上可进行曝光显影的光阻膜；
步骤三、金属基板表面去除部分光阻膜
利用曝光显影设备将步骤二完成贴光阻膜作业的金属基板表面进行图形曝光、显影与去除部分图形光阻膜；
步骤四、电镀抗氧化金属层或是被覆抗氧化剂（OSP）
在步骤三中金属基板表面去除部分光阻膜的区域内进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂（OSP）。
步骤五、去除光阻膜
去除金属基板表面的光阻膜；
步骤六、贴光阻膜作业
在金属基板的表面贴上可进行曝光显影的光阻膜；
步骤七、金属基板表面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板表面进行图形曝光、显影与去除部分图形光阻膜，具体是去除电镀抗氧化金属层以外的光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤八、化学蚀刻
在步骤七中金属基板表面去除部分光阻膜的区域内进行不同深度的化学蚀刻；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴光阻膜作业
在金属基板的表面贴上可进行曝光显影的光阻膜；
步骤十一、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤十二、电镀金属线路层
在步骤十一的金属基板背面进行金属线路层的电镀工作，金属线路层电镀完成后即依据图形在金属基板上形成相应的基岛（或）和引脚；
步骤十三、去除光阻膜
去除金属基板表面的光阻膜；
步骤十四、装片
在步骤十二的基岛正面通过导电或不导电粘结物质植入芯片；
步骤十五、金属线键合
在芯片正面与引脚台阶面之间进行键合金属线作业；
步骤十六、包封
对步骤十五的金属基板内部采用塑封料进行塑封，塑封料与金属基板的正面和背面均齐平。
当步骤四中的抗氧化金属层为镍金或镍钯金时，所述步骤六和步骤七可以省略。
一种一次先镀后蚀金属框减法埋芯片正装平脚结构，它包括金属基板框，在所述金属基板框内部设置有基岛和引脚，所述引脚呈台阶状，所述基岛和引脚的正面与金属基板框正面齐平，所述引脚的背面与金属基板框的背面齐平，所述基岛背面与引脚的台阶面齐平，所述引脚的台阶面上设置有金属层，所述基岛的背面通过导电或不导电粘结物质设置有芯片，所述芯片的正面与引脚的台阶面上的金属层表面之间用金属线相连接，所述基岛外围的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片和金属线外均包封有塑封料，在所述基岛正面、引脚的正面和背面以及金属基板框的表面镀有抗氧化层或被覆抗氧化剂(OSP)，所述塑封料与金属基板框上下表面的抗氧化层或被覆抗氧化剂(OSP)齐平。
与现有技术相比，本发明具有以下有益效果：
1、金属框减法技术框架成品的夹层可以因为系统与功能的需要而在需要的位置或是区域内埋入主动元件或是组件或是被动的组件，成为一个单层线路系统级的金属引线框架。
2、从金属减法技术框架成品的外观完全看不出来内部夹层已埋入了因系统或是功能需要的对象，尤其是硅材芯片的埋入连X光都无法检视，充分达到系统与功能的隐密性及保护性。
3、金属减法技术框架成品的夹层在制作过程中可以埋入高功率器件，二次封装再进行控制芯片的装片，从而高功率器件与控制芯片分别装在金属减法引线框两侧，可以避免高功率器件因热辐射而干扰控制芯片的信号传输。
4、金属减法技术框架成品本身内含埋入对象的功能，二次封装后可以充分实现系统功能的集成与整合，从而同样功能的元器件模块的体积尺寸要比传统引线框封装的模块来的小，相应在PCB上所占用的空间也就比较少，从而也就降低了成本。
5、金属减法技术框架成品的夹层在制作过程中可以因为导热或是散热需要而在需要的位置或是区域内埋入导热或是散热对象，从而改善整个封装结构的散热效果。
6、金属减法技术框架成品本身就富含了各种的组件，如果不再进行后续第二次封装的情况下，将复合式金属引线框架依照每一格单元切开，本身就可成为一个超薄的封装体或是简易型系统级封装体。
7、金属减法技术框架成品除了本身内含对象的埋入功能之外还可以在封装体外围再叠加不同的单元封装或是系统级封装，充分达到单层线路金属引线框架的双系统或是多系统级的封装技术能力。
8、金属减法技术框架成品内所埋入的物件或对象均与金属框厚度齐平，充分的体现出超薄与高密度的填充在金属减法技术引线框内的厚度空间之中。
附图说明
图1~图16为本发明一次先镀后蚀金属框减法埋芯片正装平脚结构的工艺方法的各工序示意图。
图17为本发明一次先镀后蚀金属框减法埋芯片正装平脚结构的示意图。
图18为传统四面扁平无引脚封装（QFN）引线框结构的示意图。
图19为预包封四面扁平无引脚封装（pQFN）引线框结构的示意图。
其中：
金属基板框1
基岛2
引脚3
导电或不导电粘结物质4
芯片5
金属线6
塑封料7
抗氧化金属层或被覆抗氧化剂8
金属层9。
具体实施方式
本发明一种一次先镀后蚀金属框减法埋芯片正装平脚结构的工艺方法如下：
步骤一、取金属基板
参见图1，取一片厚度合适的金属基板，此板材的材质主要是以金属材料为主,而金属材料的材质可以是铜材﹑铁材﹑镀锌材﹑不锈钢材﹑铝材或可以达到导电功能的金属物质或非全金属物质等，而厚度的选择可依据产品特性进行选择。
步骤二、贴光阻膜作业、
参见图2，在金属基板的正面及背面分别贴上可进行曝光显影的光阻膜，以保护后续的蚀刻工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤三、金属基板表面去除部分光阻膜
参见图3，利用曝光显影设备将步骤二完成贴光阻膜作业的金属基板表面（正面和背面）进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板表面后续需要进行电镀的区域图形。
步骤四、电镀抗氧化金属层或是被覆抗氧化剂(OSP)
参见图4，在步骤三中金属基板表面去除部分光阻膜的区域内进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂(OSP)。
步骤五、去除光阻膜
参见图5，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤六、贴光阻膜作业
参见图6，在金属基板的表面贴上可进行曝光显影的光阻膜，以保护后续的蚀刻工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤七、金属基板表面去除部分光阻膜
参见图7，利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板表面进行图形曝光、显影与去除部分图形光阻膜，具体是去除电镀抗氧化金属层以外的光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形。
步骤八、化学蚀刻
参见图8，在步骤七中金属基板表面去除部分光阻膜的区域内进行不同深度的化学蚀刻，蚀刻药水或技术可以采用氯化铜或是氯化铁或是可以进行金属材质化学蚀刻的药水或技术。
步骤九、去除光阻膜
参见图9，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十、贴光阻膜作业
参见图10，在金属基板的表面贴上可进行曝光显影的光阻膜，以保护后续的电镀工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十一、金属基板背面去除部分光阻膜
参见图11，利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤十二、电镀金属线路层
参见图12，在步骤十一的金属基板背面进行金属线路层的电镀工作，金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚，金属线路层的材质可以是铜、镍金、镍钯金、银或是金等，电镀方式可以是纯电解电镀方式或是化学沉积加电解电镀或是全部使用化学沉积方式镀出需要的厚度。
步骤十三、去除光阻膜
参见图13，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十四、装片
参见图14，在步骤十二的基岛正面通过导电或不导电粘结物质植入芯片，植入芯片的方式可以根据产品特性灵活选择，可以采用基岛正面点胶装片、芯片背面覆盖胶层或DAF（DieAttachFilm）膜的方式进行装片。
步骤十五、金属线键合
参见图15，在芯片正面与引脚台阶面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属丝的形状可以是丝状也可以是带状。
步骤十六、包封
参见图16，对步骤十五的金属基板内部采用塑封料进行塑封，塑封料与金属基板上下表面的抗氧化层或被覆抗氧化剂(OSP)齐平，塑封方式可以采用模具灌胶方式、喷涂方式、刷胶方式或是贴膜方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
参见图17，为本发明一种一次先镀后蚀金属框减法埋芯片正装平脚结构的结构示意图，它包括金属基板框1，在所述金属基板框1内部设置有基岛2和引脚3，所述引脚3呈台阶状，所述基岛2和引脚3的正面与金属基板框1正面齐平，所述引脚3的背面与金属基板框1的背面齐平，所述基岛2背面与引脚3的台阶面齐平，所述引脚3和基岛2的台阶面上设置有金属层9，所述基岛2的背面通过导电或不导电粘结物质4设置有芯片5，所述芯片5的正面与引脚3和基岛2的台阶面上金属层9表面之间用金属线6相连接，所述基岛2外围的区域、基岛2和引脚3之间的区域、引脚3与引脚3之间的区域、基岛2和引脚3上部的区域、基岛2和引脚3下部的区域以及芯片5和金属线6外均包封有塑封料7，在所述基岛2正面、引脚3的正面和背面以及金属基板框1的表面镀有抗氧化层或被覆抗氧化剂(OSP)，所述塑封料与金属基板框上下表面的抗氧化层或被覆抗氧化剂(OSP)齐平。

Claims (2)

1.一种一次先镀后蚀金属框减法埋芯片正装平脚结构的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、贴光阻膜作业
在金属基板的正面及背面分别贴上可进行曝光显影的光阻膜；
步骤三、金属基板表面去除部分光阻膜
利用曝光显影设备将步骤二完成贴光阻膜作业的金属基板表面进行图形曝光、显影与去除部分图形光阻膜；
步骤四、被覆抗氧化剂
在步骤三中金属基板表面去除部分光阻膜的区域内进行被覆抗氧化剂；
步骤五、去除光阻膜
去除金属基板表面的光阻膜；
步骤六、贴光阻膜作业
在金属基板的表面贴上可进行曝光显影的光阻膜；
步骤七、金属基板表面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板表面进行图形曝光、显影与去除部分图形光阻膜，具体是去除被覆抗氧化剂以外的光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤八、化学蚀刻
在步骤七中金属基板表面去除部分光阻膜的区域内进行不同深度的化学蚀刻；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴光阻膜作业
在金属基板的表面贴上可进行曝光显影的光阻膜；
步骤十一、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤十二、电镀金属线路层
在步骤十一的金属基板背面进行金属线路层的电镀工作，金属线路层电镀完成后即依据图形在金属基板上形成相应的基岛和引脚；
步骤十三、去除光阻膜
去除金属基板表面的光阻膜；
步骤十四、装片
在步骤十二的基岛正面通过导电或不导电粘结物质植入芯片；
步骤十五、金属线键合
在芯片正面与引脚台阶面之间进行键合金属线作业；
步骤十六、包封
对步骤十五的金属基板内部采用塑封料进行塑封，塑封料与金属基板上下表面的被覆抗氧化剂齐平。
2.根据权利要求1所述的一次先镀后蚀金属框减法埋芯片正装平脚结构的工艺方法，其特征在于当步骤四中的抗氧化剂为镍金或镍钯金时，所述步骤六和步骤七省略。
CN201310642042.0A 2013-12-05 2013-12-05 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法 Active CN103646929B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310642042.0A CN103646929B (zh) 2013-12-05 2013-12-05 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310642042.0A CN103646929B (zh) 2013-12-05 2013-12-05 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法

Publications (2)

Publication Number Publication Date
CN103646929A CN103646929A (zh) 2014-03-19
CN103646929B true CN103646929B (zh) 2016-06-01

Family

ID=50252127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310642042.0A Active CN103646929B (zh) 2013-12-05 2013-12-05 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法

Country Status (1)

Country Link
CN (1) CN103646929B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100392852C (zh) * 2006-04-12 2008-06-04 江苏长电科技股份有限公司 电子元器件平面凸点式超薄封装基板及其制作方法
CN102456677B (zh) * 2010-10-27 2013-08-21 三星半导体(中国)研究开发有限公司 球栅阵列封装结构及其制造方法
CN102723293B (zh) * 2012-06-09 2014-07-09 江苏长电科技股份有限公司 芯片倒装单面三维线路先蚀后封制造方法及其封装结构
CN103400767B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先蚀后封芯片倒装凸点三维系统级金属线路板及工艺方法

Also Published As

Publication number Publication date
CN103646929A (zh) 2014-03-19

Similar Documents

Publication Publication Date Title
CN103646939B (zh) 二次先镀后蚀金属框减法埋芯片正装凸点结构及工艺方法
CN103681583B (zh) 一次先蚀后镀金属框减法埋芯片正装平脚结构及工艺方法
CN103681582B (zh) 一次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法
CN103646929B (zh) 一次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法
CN103646933B (zh) 二次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法
CN103681581B (zh) 一次先蚀后镀金属框减法埋芯片倒装平脚结构及工艺方法
CN103646938B (zh) 一次先镀后蚀金属框减法埋芯片倒装凸点结构及工艺方法
CN103646936B (zh) 二次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法
CN204167308U (zh) 多芯片堆叠倒正装无基岛复合式平脚金属框架结构
CN103646932B (zh) 一次先镀后蚀金属框减法埋芯片正装凸点结构及工艺方法
CN103646930B (zh) 二次先蚀后镀金属框减法埋芯片倒装平脚结构及工艺方法
CN103681580B (zh) 一次先蚀后镀金属框减法埋芯片倒装凸点结构及工艺方法
CN103646934B (zh) 二次先镀后蚀金属框减法埋芯片正装平脚结构及工艺方法
CN103681579B (zh) 二次先蚀后镀金属框减法埋芯片正装平脚结构及工艺方法
CN103646935B (zh) 二次先镀后蚀金属框减法埋芯片倒装凸点结构及工艺方法
CN103646931B (zh) 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法
CN103646937B (zh) 二次先蚀后镀金属框减法埋芯片倒装凸点结构及工艺方法
CN204144244U (zh) 多芯片堆叠倒装有基岛复合式平脚金属框架结构
CN204144245U (zh) 多芯片堆叠倒正装有基岛复合式平脚金属框架结构
CN204167300U (zh) 多芯片堆叠倒正装器件无基岛复合式平脚金属框架结构
CN204167296U (zh) 无源器件无基岛复合式平脚金属框架结构
CN204102887U (zh) 多芯片堆叠倒正装器件有基岛复合式平脚金属框架结构
CN204167303U (zh) 无源器件有基岛复合式平脚金属框架结构
CN204102883U (zh) 多芯片堆叠正装有基岛复合式平脚金属框架结构
CN204167297U (zh) 多芯片平铺倒装无源器件有基岛复合式平脚金属框架结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant