CN103633133A - 量子阱hemt器件及其制备方法和二维电子气分布方法 - Google Patents

量子阱hemt器件及其制备方法和二维电子气分布方法 Download PDF

Info

Publication number
CN103633133A
CN103633133A CN201310646501.2A CN201310646501A CN103633133A CN 103633133 A CN103633133 A CN 103633133A CN 201310646501 A CN201310646501 A CN 201310646501A CN 103633133 A CN103633133 A CN 103633133A
Authority
CN
China
Prior art keywords
aln
layer
channel layer
barrier layer
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310646501.2A
Other languages
English (en)
Other versions
CN103633133B (zh
Inventor
王晓东
胡伟达
侯丽伟
谢巍
俞旭辉
邹锶
文新荣
王兵兵
刘素芳
周德亮
臧元章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 50 Research Institute
Original Assignee
CETC 50 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 50 Research Institute filed Critical CETC 50 Research Institute
Priority to CN201310646501.2A priority Critical patent/CN103633133B/zh
Publication of CN103633133A publication Critical patent/CN103633133A/zh
Application granted granted Critical
Publication of CN103633133B publication Critical patent/CN103633133B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供一种量子阱HEMT器件及其制备方法和二维电子气分布方法,包括在AlN单晶衬底上依次形成的AlN下势垒层、GaN沟道层、AlN上势垒层和Al2O3栅介质层,在AlN上势垒层上形成源、漏电极,在Al2O3栅介质层上形成栅电极,所述GaN沟道层的下半部分采用Si离子进行选择性施主掺杂,而上半部分保持本征状态,所述GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3。本发明通过数值模拟得到了量子阱HEMT器件沟道层下半部分的最佳选择性施主掺杂浓度,该浓度很好地优化了二维电子气的分布,进而根据优化后的结果设计并制作了AlN/GaN/AlN量子阱HEMT器件。

Description

量子阱HEMT器件及其制备方法和二维电子气分布方法
技术领域
本发明涉及半导体器件技术,具体是指一种优化型AlN/GaN/AlN量子阱HEMT器件及其制备方法和优化该器件二维电子气分布的方法。
背景技术
由于III族氮化物材料体系具有宽带隙、高击穿电场和强极化作用等诸多优良特性,基于Al(In)GaN/(In)GaN的高电子迁移率晶体管(HEMT)可以满足高温、高频、高功率的应用需求,使其受到科学界的广泛关注。为了提高器件的性能,人们提出了各种类型的III族氮化物HEMT结构,其中研究最为广泛、技术最为成熟的就是AlGaN/GaN HEMT。随着材料生长质量的不断提高,器件制作工艺的不断完善,AlGaN/GaN HEMT器件性能取得了长足进步。输出功率密度大于2A/mm、跨导大于500mS/mm、截止频率和最高振荡频率大于100GHz、输出功率密度大于30W/mm的器件已相继问世。为了追求更高的工作速度,AlGaN/GaN HEMT的栅极长度(Lg)需要不断缩短,为了抑制Lg缩短引起的短沟道效应,AlGaN势垒层的厚度(tbar)也必须随之减小,以保持器件较高的纵横比(Lg/tbar),但tbar减小又会导致二维电子气(2DEG)浓度下降和沟道导通电阻增加。
AlN/GaN HEMT的提出很好地解决了上述矛盾,这是因为AlN比低铝组份的AlGaN材料具有更强的极化效应,较小厚度的AlN势垒层可以在AlN/GaN界面诱导出更高浓度的二维电子气。随后,为了进一步改善器件的高频特性,Dabrian等人提出了AlN/GaN/AlN量子阱HEMT结构,利用量子阱的强束缚能力抑制电子从沟道溢出,从而有效地降低了电流坍塌效应,见A.M.Dabiran,A.M.Wowchak,A.Osinsky,et al.,Applied Physics Letters,Vol.93,082111,2008。该器件由于GaN沟道层和AlN下势垒层界面处负的极化电荷对二维电子气具有明显耗尽作用,为了抵消这种耗尽作用,必须对GaN沟道层的下半部分进行选择性施主掺杂,但过度掺杂会在主沟道附近形成寄生沟道,严重影响器件性能。
因此,通过控制选择性施主掺杂浓度来优化二维电子气分布显得尤为重要。
发明内容
针对上述现有技术中存在的技术问题,本发明提供一种量子阱HEMT器件、其制备方法及优化该器件二维电子气分布的方法,从AlN/GaN/AlN量子阱HEMT二维电子气的纵向分布着手研究,考察选择性施主掺杂浓度对二维电子气分布的影响,通过数值模拟得到二维电子气分布随选择性施主掺杂浓度变化的规律,得到最佳选择性掺杂浓度。进而根据优化后的结果设计并制作了AlN/GaN/AlN量子阱HEMT器件,对新型器件的研制具有一定的指导意义。为了尽可能增强主沟道导电能力,抑制寄生电导,我们定义主沟道浓度峰值与寄生沟道浓度峰值之差为沟道优值因子,根据沟道优值因子随选择性施主掺杂浓度变化的规律优化器件性能。
为达到上述目的,本发明所采用的技术方法如下:
一种量子阱HEMT器件,包括在AlN单晶衬底上依次形成的AlN下势垒层、GaN沟道层、AlN上势垒层和Al2O3栅介质层,在AlN上势垒层上形成源、漏电极,在Al2O3栅介质层上形成栅电极,所述GaN沟道层的下半部分采用Si离子进行选择性施主掺杂,而上半部分保持本征状态,所述GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3
一种量子阱HEMT器件的制备方法,包括步骤如下:
1)在金属有机化学气相沉积系统中,首先在AlN单晶衬底上生长AlN下势垒层,紧接着采用原位掺杂工艺生长一定厚度的Si离子掺杂浓度为(6.8±0.05)×1018cm-3的GaN层,作为沟道层的下半部分,然后再生长相同厚度的本征GaN层,作为沟道层的上半部分,之后继续生长AlN上势垒层;
2)在AlN上势垒层上,利用原子层沉积工艺淀积Al2O3栅介质层,然后通过光刻工艺在源、漏极区域形成刻蚀所需的窗口,采用HF湿法刻蚀工艺去除源、漏极区域的Al2O3介质薄膜;
3)利用光刻工艺获得源、漏极区域窗口,然后采用电子束蒸发工艺,在源、漏极区域窗口上蒸发欧姆接触金属Ti/Al/Ni/Au,形成源极和漏极,最后在Al2O3栅介质层上利用光刻工艺获得栅极区域窗口,并在该栅极区域窗口上采用电子束蒸发工艺蒸发栅极金属Ni/Au,形成栅极。
一种优化量子阱HEMT器件二维电子气分布的方法,包括步骤如下:
1)首先构建AlN/GaN/AlN量子阱HEMT器件的结构模型:
在AlN单晶衬底上依次形成AlN下势垒层、GaN沟道层、AlN上势垒层和Al2O3栅介质层,然后在AlN上势垒层上形成源、漏电极,以及在Al2O3栅介质层上形成栅电极,所述GaN沟道层的下半部分采用Si离子进行施主掺杂,而上半部分保持本征状态;
2)制备实验测试样品,提取关键材料参数:
在300~500μm厚的AlN单晶衬底上依次生长1~2μm厚的AlN下势垒层、50~70nm厚的GaN沟道层、2~6nm厚的AlN上势垒层,用电容电压法测试所得样品,提取AlN上势垒层与GaN沟道层界面处的极化电荷面密度,所说的极化电荷面密度与材料生长质量与AlN上势垒层厚度密切相关,其数量级为1.9~4×1013cm-2
3)构建物理模型:
采用半导体器件数值模拟的基本方程泊松方程、电子与空穴的连续性方程、电子与空穴的电流密度方程,载流子复合通过产生复合项加入连续性方程,包括SRH复合、Auger复合和辐射复合,同时考虑到载流子的热效应、速度饱和效应,用有限元方法离散化联立迭代求解,势垒的隧穿效应为独立方程,与上述方程自洽求解;
4)根据步骤2)的实验测试结果设置AlN上势垒层与GaN沟道层界面处的极化电荷面密度,同时根据计算分别设置Al2O3栅介质层与AlN上势垒层界面处以及GaN沟道层与AlN下势垒层界面处的极化电荷面密度,模拟中将GaN沟道层的下半部分直接设计成均匀施主掺杂,而其上半部分设计为本征状态,改变此选择性施主掺杂的浓度,分别得到不同掺杂浓度下二维电子气纵向分布的一系列曲线;
5)在步骤4)所得的不同选择性施主掺杂浓度下二维电子气纵向分布的一系列曲线中,选取主沟道浓度峰值n1和寄生沟道浓度峰值n2为研究对象,分别得到n1和n2随选择性施主掺杂浓度变化的曲线;
6)定义n1与n2之差(n1-n2)为沟道优值因子,利用步骤5)所得结果直接得到沟道优值因子随选择性施主掺杂浓度变化的曲线,选取沟道优值因子最大值所对应的掺杂浓度为最佳选择性施主掺杂浓度;
7)重新设置AlN上势垒层与GaN沟道层界面处的极化电荷面密度,使其在1.9~4×1013cm-2范围内变化,重复步骤4)-6)得到各极化电荷面密度下的最佳选择性施主掺杂浓度,通过对比获得不同的极化电荷面密度均对应同一最佳选择性施主掺杂浓度6.8×1018cm-3,说明将GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3时可以很好地改善器件性能。
本发明通过数值模拟得到了量子阱HEMT器件沟道层下半部分的最佳选择性施主掺杂浓度,该浓度很好地优化了二维电子气的分布,进而根据优化后的结果设计并制作了AlN/GaN/AlN量子阱HEMT器件。原位掺杂工艺用于实现对沟道层下半部分的选择性掺杂,具有简单可行、掺杂均匀的优点;优化后的器件不仅能增强主沟道导电能力,而且能抑制寄生电导,从而为改善器件性能提供了有针对性的方案。
附图说明
图1是本发明沟道层选择性掺杂的AlN/GaN/AlN量子阱HEMT器件的结构图;
图2是不同选择性施主掺杂浓度下二维电子气的纵向分布图;
图3是主沟道及寄生沟道浓度峰值随选择性施主掺杂浓度变化的曲线;
图4是当AlN上势垒层与GaN沟道层界面处的极化电荷面密度为1.9×1013cm-2时沟道优值因子随选择性施主掺杂浓度变化的曲线;
图5是当AlN上势垒层与GaN沟道层界面处的极化电荷面密度分别为2.4×1013cm-2和3.2×1013cm-2时沟道优值因子随选择性施主掺杂浓度变化的曲线。
具体实施方式
下面结合具体实施例对本发明进行详细说明。
1.构建沟道层选择性掺杂的AlN/GaN/AlN量子阱HEMT器件的结构模型,如图1所示,在500μm厚的AlN单晶衬底上依次形成1μm厚的AlN下势垒层、50nm厚的GaN沟道层、3.5nm厚的AlN上势垒层和5nm厚的Al2O3栅介质层,然后在AlN上势垒层上形成源、漏电极,以及在Al2O3栅介质层上形成栅电极。源、漏和栅电极的长度为1μm,器件总长度为5μm。GaN沟道层的下25nm部分采用Si离子进行施主掺杂,而其上25nm部分保持本征状态;
2.制备实验测试样品,提取关键材料参数,即在500μm厚的AlN单晶衬底上依次生长1μm厚的AlN下势垒层、50nm厚的GaN沟道层、3.5nm厚的AlN上势垒层,用电容电压(CV)法测试所得样品,得到AlN上势垒层与GaN沟道层界面处的极化电荷面密度为1.9×1013cm-2
3.构建物理模型:半导体器件数值模拟的基本方程是泊松方程、电子与空穴的连续性方程、电子与空穴的电流密度方程,载流子复合通过产生复合项加入连续性方程,包括SRH复合、Auger复合和辐射复合,同时还需考虑到载流子的热效应、速度饱和效应,用有限元方法离散化联立迭代求解,势垒的隧穿效应为独立方程,与上述方程自洽求解;
4.根据步骤2的实验测试结果设置AlN上势垒层与GaN沟道层界面处的极化电荷面密度为1.9×1013cm-2,同时根据计算设置Al2O3栅介质层与AlN上势垒层界面处的极化电荷面密度为-1.6×1013cm-2,GaN沟道层与AlN下势垒层界面处的极化电荷面密度为-2.6×1013cm-2,模拟中将沟道层的下半部分直接设计成均匀施主掺杂,而其上半部分设计为本征状态,改变此选择性施主掺杂的浓度,分别得到不同掺杂浓度下二维电子气纵向分布的一系列曲线,如图2所示,增加选择性施主掺杂浓度可以明显增强主沟道导电能力,但寄生电导也随之增加;
5.在步骤4所得的不同选择性施主掺杂浓度下二维电子气纵向分布的一系列曲线中,选取主沟道浓度峰值n1和寄生沟道浓度峰值n2为研究对象,分别得到n1和n2随选择性施主掺杂浓度变化的曲线,图3所示,由图中可知,当选择性施主掺杂浓度为0cm-3时,主沟道浓度峰值只有109cm-3的数量级,远不能满足器件正常工作的要求,因此对沟道层进行选择性施主掺杂显得十分必要;
6.定义n1与n2之差(n1-n2)为沟道优值因子,利用步骤5所得结果直接得到沟道优值因子随选择性施主掺杂浓度变化的曲线,如图4所示的当AlN上势垒层与GaN沟道层界面处的极化电荷面密度为1.9×1013cm-2时沟道优值因子随选择性施主掺杂浓度变化的曲线,选取沟道优值因子最大值所对应的掺杂浓度即6.8×1018cm-3为最佳选择性施主掺杂浓度;
7.重新设置极化电荷面密度,由于改变Al2O3栅介质层与AlN上势垒层界面处的极化电荷面密度P1或者GaN沟道层与AlN下势垒层界面处的极化电荷面密度P2,均可等效为固定P1和P2的同时改变AlN上势垒层与GaN沟道层界面处的极化电荷面密度P3。因此本实施例仅重新设置P3,使其在1.9~4×1013cm-2范围内变化,重复步骤4-6得到各极化电荷面密度下的最佳选择性施主掺杂浓度。如图5所示的当AlN上势垒层与GaN沟道层界面处的极化电荷面密度分别为2.4×1013cm-2和3.2×1013cm-2时沟道优值因子随选择性施主掺杂浓度变化的曲线,通过对比获得不同的极化电荷面密度均对应同一最佳选择性施主掺杂浓度6.8×1018cm-3,说明将GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3时可以很好地改善器件性能;
8.根据上述模拟的结果来制备AlN/GaN/AlN量子阱HEMT器件,首先把500μm厚的AlN单晶衬底置于金属有机化学气相沉积(MOCVD)系统的反应室中,该系统以三甲基镓(TMGa)、三甲基铝(TMA1)和硅烷(SiH4)分别作为Ga源、Al源和Si源,以高纯NH3气为氮源,氢气作为载气;
9.首先在AlN单晶衬底上生长1μm厚的AlN下势垒层,紧接着采用原位掺杂工艺生长25nm厚的Si离子掺杂浓度为(6.8±0.05)×1018cm-3的GaN层,作为沟道层的下半部分,然后再生长25nm厚的本征GaN层,作为沟道层的上半部分,之后继续生长3.5nm厚的AlN上势垒层;
10.在AlN上势垒层上,利用原子层沉积工艺淀积5nm厚的Al2O3栅介质层,然后通过光刻工艺在源、漏极区域形成刻蚀所需的窗口,采用HF湿法刻蚀工艺去除源、漏极区域的Al2O3介质薄膜;
11.利用光刻工艺获得源、漏极区域窗口,然后采用电子束蒸发工艺,在源、漏极区域窗口上蒸发厚度依次为30/180/40/60nm的欧姆接触金属Ti/Al/Ni/Au,形成源极和漏极,最后在Al2O3栅介质层上利用光刻工艺获得栅极区域窗口,并在该栅极区域窗口上采用电子束蒸发工艺蒸发厚度依次为30/200nm的栅极金属Ni/Au,形成栅极。至此完成了优化后的AlN/GaN/AlN量子阱HEMT器件的制作。
以上对本发明的具体实施例进行了描述。需要理解的是,本发明并不局限于上述特定实施方式,本领域技术人员可以在权利要求的范围内做出各种变形或修改,这并不影响本发明的实质内容。

Claims (3)

1.一种量子阱HEMT器件,包括在AlN单晶衬底上依次形成的AlN下势垒层、GaN沟道层、AlN上势垒层和Al2O3栅介质层,在AlN上势垒层上形成源、漏电极,在Al2O3栅介质层上形成栅电极,所述GaN沟道层的下半部分采用Si离子进行选择性施主掺杂,而上半部分保持本征状态,其特征在于,所述GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3
2.一种如权利要求1所述的量子阱HEMT器件的制备方法,其特征在于,包括步骤如下:
1)在金属有机化学气相沉积系统中,首先在AlN单晶衬底上生长AlN下势垒层,紧接着采用原位掺杂工艺生长一定厚度的Si离子掺杂浓度为(6.8±0.05)×1018cm-3的GaN层,作为沟道层的下半部分,然后再生长相同厚度的本征GaN层,作为沟道层的上半部分,之后继续生长AlN上势垒层;
2)在AlN上势垒层上,利用原子层沉积工艺淀积Al2O3栅介质层,然后通过光刻工艺在源、漏极区域形成刻蚀所需的窗口,采用HF湿法刻蚀工艺去除源、漏极区域的Al2O3介质薄膜;
3)利用光刻工艺获得源、漏极区域窗口,然后采用电子束蒸发工艺,在源、漏极区域窗口上蒸发欧姆接触金属Ti/Al/Ni/Au,形成源极和漏极,最后在Al2O3栅介质层上利用光刻工艺获得栅极区域窗口,并在该栅极区域窗口上采用电子束蒸发工艺蒸发栅极金属Ni/Au,形成栅极。
3.一种如权利要求1所述的量子阱HEMT器件二维电子气分布方法,其特征在于,包括步骤如下:
1)首先构建AlN/GaN/AlN量子阱HEMT器件的结构模型:
在AlN单晶衬底上依次形成AlN下势垒层、GaN沟道层、AlN上势垒层和Al2O3栅介质层,然后在AlN上势垒层上形成源、漏电极,以及在Al2O3栅介质层上形成栅电极,所述GaN沟道层的下半部分采用Si离子进行施主掺杂,而上半部分保持本征状态;
2)制备实验测试样品,提取关键材料参数:
在300~500μm厚的AlN单晶衬底上依次生长1~2μm厚的AlN下势垒层、50~70nm厚的GaN沟道层、2~6nm厚的AlN上势垒层,用电容电压法测试所得样品,提取AlN上势垒层与GaN沟道层界面处的极化电荷面密度,所说的极化电荷面密度与材料生长质量与AlN上势垒层厚度密切相关,其数量级为1.9~4×1013cm-2
3)构建物理模型:
采用半导体器件数值模拟的基本方程泊松方程、电子与空穴的连续性方程、电子与空穴的电流密度方程,载流子复合通过产生复合项加入连续性方程,包括SRH复合、Auger复合和辐射复合,同时考虑到载流子的热效应、速度饱和效应,用有限元方法离散化联立迭代求解,势垒的隧穿效应为独立方程,与上述方程自洽求解;
4)根据步骤2)的实验测试结果设置AlN上势垒层与GaN沟道层界面处的极化电荷面密度,同时根据计算分别设置Al2O3栅介质层与AlN上势垒层界面处以及GaN沟道层与AlN下势垒层界面处的极化电荷面密度,模拟中将GaN沟道层的下半部分直接设计成均匀施主掺杂,而其上半部分设计为本征状态,改变此选择性施主掺杂的浓度,分别得到不同掺杂浓度下二维电子气纵向分布的一系列曲线;
5)在步骤4)所得的不同选择性施主掺杂浓度下二维电子气纵向分布的一系列曲线中,选取主沟道浓度峰值n1和寄生沟道浓度峰值n2为研究对象,分别得到n1和n2随选择性施主掺杂浓度变化的曲线;
6)定义n1与n2之差(n1-n2)为沟道优值因子,利用步骤5)所得结果直接得到沟道优值因子随选择性施主掺杂浓度变化的曲线,选取沟道优值因子最大值所对应的掺杂浓度为最佳选择性施主掺杂浓度;
7)重新设置AlN上势垒层与GaN沟道层界面处的极化电荷面密度,使其在1.9~4×1013cm-2范围内变化,重复步骤4)-6)得到各极化电荷面密度下的最佳选择性施主掺杂浓度,通过对比获得不同的极化电荷面密度均对应同一最佳选择性施主掺杂浓度6.8×1018cm-3,说明将GaN沟道层下半部分的选择性施主掺杂浓度控制在(6.8±0.05)×1018cm-3时可以很好地改善器件性能。
CN201310646501.2A 2013-12-04 2013-12-04 量子阱hemt器件及其制备方法和二维电子气分布方法 Active CN103633133B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310646501.2A CN103633133B (zh) 2013-12-04 2013-12-04 量子阱hemt器件及其制备方法和二维电子气分布方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310646501.2A CN103633133B (zh) 2013-12-04 2013-12-04 量子阱hemt器件及其制备方法和二维电子气分布方法

Publications (2)

Publication Number Publication Date
CN103633133A true CN103633133A (zh) 2014-03-12
CN103633133B CN103633133B (zh) 2016-03-02

Family

ID=50213966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310646501.2A Active CN103633133B (zh) 2013-12-04 2013-12-04 量子阱hemt器件及其制备方法和二维电子气分布方法

Country Status (1)

Country Link
CN (1) CN103633133B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269433A (zh) * 2014-09-05 2015-01-07 电子科技大学 具有复合沟道层的氮化镓基增强型异质结场效应晶体管
CN105870011A (zh) * 2016-04-19 2016-08-17 中国电子科技集团公司第五十研究所 一种优化氮化镓hemt器件跨导均匀性的方法
CN111048586A (zh) * 2018-10-11 2020-04-21 苏州能讯高能半导体有限公司 半导体器件及其制备方法
CN112531015A (zh) * 2020-12-02 2021-03-19 北京大学东莞光电研究院 低损耗氮化镓射频材料外延结构及制备方法
CN114217200A (zh) * 2021-12-10 2022-03-22 西安电子科技大学芜湖研究院 一种n极性iii族氮化物半导体器件的性能预测方法及装置
CN115101585A (zh) * 2022-08-22 2022-09-23 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060244011A1 (en) * 2005-04-29 2006-11-02 Saxler Adam W Binary group III-nitride based high electron mobility transistors and methods of fabricating same
CN101752389A (zh) * 2009-10-16 2010-06-23 中国科学院上海技术物理研究所 一种Al2O3/AlN/GaN/AlN MOS-HEMT器件及制作方法
CN102592999A (zh) * 2012-03-19 2012-07-18 中国科学院上海技术物理研究所 一种优化量子阱hemt器件沟道层厚度的方法
WO2013096821A1 (en) * 2011-12-21 2013-06-27 Massachusetts Institute Of Technology Aluminum nitride based semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060244011A1 (en) * 2005-04-29 2006-11-02 Saxler Adam W Binary group III-nitride based high electron mobility transistors and methods of fabricating same
CN101752389A (zh) * 2009-10-16 2010-06-23 中国科学院上海技术物理研究所 一种Al2O3/AlN/GaN/AlN MOS-HEMT器件及制作方法
WO2013096821A1 (en) * 2011-12-21 2013-06-27 Massachusetts Institute Of Technology Aluminum nitride based semiconductor devices
CN102592999A (zh) * 2012-03-19 2012-07-18 中国科学院上海技术物理研究所 一种优化量子阱hemt器件沟道层厚度的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269433A (zh) * 2014-09-05 2015-01-07 电子科技大学 具有复合沟道层的氮化镓基增强型异质结场效应晶体管
CN105870011A (zh) * 2016-04-19 2016-08-17 中国电子科技集团公司第五十研究所 一种优化氮化镓hemt器件跨导均匀性的方法
CN105870011B (zh) * 2016-04-19 2019-01-01 中国电子科技集团公司第五十研究所 一种优化氮化镓hemt器件跨导均匀性的方法
CN111048586A (zh) * 2018-10-11 2020-04-21 苏州能讯高能半导体有限公司 半导体器件及其制备方法
CN111048586B (zh) * 2018-10-11 2022-07-29 苏州能讯高能半导体有限公司 半导体器件及其制备方法
CN112531015A (zh) * 2020-12-02 2021-03-19 北京大学东莞光电研究院 低损耗氮化镓射频材料外延结构及制备方法
CN112531015B (zh) * 2020-12-02 2023-09-22 北京大学东莞光电研究院 低损耗氮化镓射频材料外延结构及制备方法
CN114217200A (zh) * 2021-12-10 2022-03-22 西安电子科技大学芜湖研究院 一种n极性iii族氮化物半导体器件的性能预测方法及装置
CN114217200B (zh) * 2021-12-10 2024-01-30 西安电子科技大学芜湖研究院 一种n极性iii族氮化物半导体器件的性能预测方法及装置
CN115101585A (zh) * 2022-08-22 2022-09-23 江西兆驰半导体有限公司 氮化镓基高电子迁移率晶体管及其制备方法

Also Published As

Publication number Publication date
CN103633133B (zh) 2016-03-02

Similar Documents

Publication Publication Date Title
CN103633133B (zh) 量子阱hemt器件及其制备方法和二维电子气分布方法
CN101336482B (zh) 低密度漏极hemt
CN102386223B (zh) GaN高阈值电压增强型MOSHFET器件及制备方法
CN109819678A (zh) 掺杂的栅极电介质材料
US20150255547A1 (en) III-Nitride High Electron Mobility Transistor Structures and Methods for Fabrication of Same
CN108389903B (zh) 具有石墨烯散热层的AlGaN/GaN高电子迁移率晶体管及制备方法
CN102664188B (zh) 一种具有复合缓冲层的氮化镓基高电子迁移率晶体管
US10629720B2 (en) Layered vertical field effect transistor and methods of fabrication
CN103123934B (zh) 具势垒层的氮化镓基高电子迁移率晶体管结构及制作方法
CN106158923A (zh) 基于多二维沟道的增强型GaN FinFET
CN104916684B (zh) 一种纵向短开启栅极沟道型hemt器件及其制备方法
CN102709321A (zh) 增强型开关器件及其制造方法
CN105576020B (zh) 具有纵向栅极结构的常关型hemt器件及其制备方法
CN102427084B (zh) 氮化镓基高电子迁移率晶体管及制作方法
CN101399284A (zh) 氮化镓基高电子迁移率晶体管结构
CN104022151B (zh) 半导体器件及其制造方法
CN102931230B (zh) 铝镓氮做高阻层的双异质结氮化镓基hemt及制作方法
CN105226093A (zh) GaN HEMT器件及其制作方法
CN102315124A (zh) 一种双凹槽场板结构氮化物高电子迁移率晶体管制造方法
CN104600108A (zh) 一种氮化物高电子迁移率晶体管外延结构及其制备方法
CN110100313A (zh) 一种增强型开关器件及其制造方法
CN104465746A (zh) 一种hemt器件及其制造方法
CN206116406U (zh) 一种具有复合势垒层结构的常关型iii‑v异质结场效应晶体管
CN104201199A (zh) 增强型半导体器件和半导体集成电路装置
CN103715256B (zh) 基于氟离子注入的增强型器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant