CN103579194A - 具有对位标记的半导体器件以及显示装置 - Google Patents

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CN103579194A CN201210409651.7A CN201210409651A CN103579194A CN 103579194 A CN103579194 A CN 103579194A CN 201210409651 A CN201210409651 A CN 201210409651A CN 103579194 A CN103579194 A CN 103579194A
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Abstract

本发明涉及一种半导体器件及具有该半导体器件的显示装置。该半导体器件包括半导体衬底及对位标记。该对位标记包括设置在该半导体衬底上的第一层状结构，该第一层状结构包括间隔设置的多个第一图案；及设置在该第一层状结构上的该第二层状结构，该第二层状结构包括第二图案；该多个第一图案及该第二图案均为非透明图案，该多个第一图案围绕该第二图案设置。该半导体器件的对比度较高。

Description

具有对位标记的半导体器件以及显示装置
技术领域
本发明涉及一种具有对位标记的半导体器件以及显示装置。
背景技术
目前，在显示装置的制造过程中，通常采用玻璃上芯片(Chip On Glass, COG)技术将半导体器件(如：芯片)压合到显示装置的透明基板上。为使该半导体器件能够被压合到该透明基板的正确位置上，通常在该半导体器件及该透明基板上分别设置相应的对位标记。具体地，该半导体器件上所设置的对位标记通常包括多个第一图案与第二图案，该多个第一图案围绕该第二图案设置，该多个第一图案与该第二图案系由同一层金属布线蚀刻而成。其中，该第二图案的形状与该透明基板上所设置的对位标记的形状相对应。
在压合该半导体器件到该透明基板的过程中，利用光电检测器或裸眼检测到该半导体器件上的对位标记及该透明基板上的对位标记后，再将该半导体器件上的对位标记的第二图案与该透明基板上的对位标记进行精确对准，从而使得该半导体器件能够被压合到该透明基板的正确位置上。
然，由于该多个第一图案与该第二图案系由同一层金属布线蚀刻而成，因此，该多个第一图案所对应的区域的亮度与该第二图案所对应的区域的亮度相差不大，即，二区域之间的视觉差别不大，从而导致光电检测器或裸眼很难检测区分该半导体器件上的二对位标记，故，该半导体器件与该透明基板很难实现高度精确对准。
发明内容
为解决现有技术半导体器件的对位标记的对比度较低的技术问题，有必要提供一种具有对比度较高的对位标记的半导体器件。
为解决现有技术显示装置的半导体器件的对位标记的对比度较低的技术问题，有必要提供一种具有对比度较高的对位标记的半导体器件的显示装置。
本发明提供一种半导体器件，其包括:
半导体衬底； 及
对位标记，该对位标记设置在该半导体衬底上，该对位标记包括：
第一层状结构，该第一层状结构设置在该半导体衬底上，该第一层状结构包括间隔设置的多个第一图案；及
第二层状结构，该第二层状结构设置在该第一层状结构上，该第二层状结构包括第二图案；
其中，该多个第一图案及该第二图案均为非透明图案，该多个第一图案围绕该第二图案设置。
本发明提供一种显示装置，其包括:
透明基板；及
半导体器件，该半导体器件压合在该透明基板上，其中，该半导体器件包括:
半导体衬底； 及
对位标记，该对位标记设置在该半导体衬底上，该对位标记包括：
第一层状结构，该第一层状结构设置在该半导体衬底上，该第一层状结构包括间隔设置的多个第一图案；及
第二层状结构，该第二层状结构设置在该第一层状结构上，该第二层状结构包括第二图案；
其中，该多个第一图案及该第二图案均为非透明图案，该多个第一图案围绕该第二图案设置。
相较于现有技术，由于该多个第一图案位于该第二图案与该半导体衬底之间，即该多个第一图案与该第二图案位于不同层，且该第二图案较该多个第一图案更远离该半导体衬底，因此，经由该多个第一图案反射并射出该半导体器件的光线被该第二图案所在的第二层状结构吸收以及折射等，从而使得从该半导体器件上对应该多个第一图案的区域射出的光线的强度降低，从而增加了第二图案所在区域与该多个第一图案所在区域之间的亮度差异。相应地，在压合该半导体器件到该显示装置的透明基板时，光电检测器能较容易检测到该第二图案，从而控制机台使该半导体器件较精确地压合至该透明基板的相应位置上。
附图说明
图1为本发明显示装置的剖面结构示意图。
图2为从图1所示显示装置的显示面板的第一基板一侧向半导体器件一侧观察，该半导体器件的平面示意图。
图3为图2所示该半导体器件上的对位标记的第一实施方式的放大结构示意图。
图4为沿图3所示的线IV-IV所作的部分剖面结构示意图。
图5为图2所示该半导体器件上的电路区中的部分电路元件的剖面结构示意图。
图6为图5所示电路元件之间的连接关系图。
图7为图2所示该半导体器件上的对位标记的第二实施方式的放大结构示意图。
图8为沿图7所示的线VIII-VIII所作的部分剖面结构示意图。
图9为图2所示该半导体器件上的对位标记的第三实施方式的放大结构示意图。
图10为图2所示该半导体器件上的对位标记的第四实施方式的放大结构示意图。
图11为沿图10所示的线XI-XI所作的部分剖面结构示意图。
主要元件符号说明
显示装置 1 显示面板 10
半导体器件 20 电连接件 30
第一基板 101 第二基板 102
公共电极 103 像素电极 104
框胶 105 液晶层 106
第一偏光片 107 第二偏光片 108
电极布线 109 电极端子 110
导电粒子 111 半导体衬底 201
对位标记 112、202、202’、202’’、202’’’ 电路区 203
第一层状结构 211、211’’’ 焊盘 204
第二层状结构 212 层间绝缘层 213
第一图案 221、221’、221’’、221’’’ 钝化层 214
第一层间绝缘膜 222 漏极 235
第二层间绝缘膜 224 光电检测器 90
晶体管 225、226 金属布线 227
源极掺杂区 231、241 漏极掺杂区 232、242
多晶硅层 233、243 源极 234
第二图案 223、223’、223’’’ 栅极绝缘层 236
栅极 237、247 内部绝缘层 238
透明导电层 239 轻掺杂漏极区 250
第一抗反射膜 228 第二抗反射膜 229
第三层状结构 215、215’ 第三图案 216、219、216’
第三层间绝缘膜 217 第三抗反射膜 218
第一区域 A1、A1’、A1’’ 预设区 A
第二区域 A2、A2’、A2’’    
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图，对本发明作进一步的详细说明。
本发明系关于一种具有对比度较高的对位标记的半导体器件，当采用COG技术将该半导体器件压合到目标对象的透明基板上时，光电检测器可以较容易检测到该半导体器件上的对位标记，从而使得机台将该半导体器件能较精确地压合到该透明基板上的对应位置。该目标对象可为显示面板等。相应地，本发明也系关于一种具有该半导体器件的显示装置。为便于理解与说明，下面以固定在显示面板上的半导体器件为例进行说明。
请参阅图1，图1为本发明显示装置的剖面结构示意图。该显示装置1包括显示面板10、半导体器件20及电连接件30。该显示装置1如为液晶显示装置或电泳显示装置等具有透明基板的显示装置。该半导体器件20如为用于驱动该显示面板10显示画面的驱动芯片。该电连接件30如为异向性导电膜(Anisotropic Conductive Film, ACF)。利用COG技术，该半导体器件20通过该电连接件30与该显示面板10电连接。
在本实施例中，该显示面板10为一液晶显示面板。该显示面板10包括第一基板101、与该第一基板101相对设置的第二基板102、公共电极103、多个像素电极104、框胶105、液晶层106、第一偏光片107、第二偏光片108、多个条电极布线109及多个电极端子110。该第一基板101与该第二基板102均为透明基板。该第一偏光片107与该多个像素电极104分别位于该第一基板101的相对二侧。该第二偏光片108与该公共电极103分别位于该第二基板102的相对二侧。该液晶层106夹于该公共电极103与该多个像素电极104之间。该框胶105设置在该第一基板101与该第二基板102之间的四周边缘位置，用于密封该液晶层106于该第一基板101与该第二基板102之间。进一步地，该框胶105内部分布有导电粒子111，该导电粒子111用于与该公共电极103电连接。该多个电极布线109与该多个电极端子110设置在该第一基板101上设置有多个像素电极104的一侧，并与该液晶层106分别位于该框胶105的二侧。该多个电极端子110用于与该半导体器件20的焊盘204(参见图2)电连接，再通过该多个电极布线109对应与该多个像素电极104及该公共电极103实现电连接。从该第一基板101设置有该多个电极端子110的一侧观察，该第一基板101的边缘上进一步设置有对位标记112。该对位标记112用于在固定该半导体器件20在该第一基板101时，该半导体器件20上的焊盘204与该电极端子110之间的对位。在其它变更实施例中，该显示面板10也可为电泳显示面板等其它结构的显示面板。
请一并参阅图2，图2为从该第一基板101一侧向该半导体器件20一侧观察，该半导体器件20的平面示意图。该半导体器件20包括半导体衬底201(参见图1)、设置在该半导体衬底201上的至少一对位标记202及电路区203、及设置在该电路区203上的多个焊盘204。在本实施例中，该半导体衬底201优选为硅衬底。该对位标记202的数量与该第一基板101上的对位标记112的数量相同，均为二个，分别位于该半导体器件20的二端。在其它变更实施例中，该对位标记202、112的数量也可为一个、三个、四个或者更多。该电路区203位于该二对位标记202之间，该电路区203具有构成电路元件的多个图案(见图5)。该多个焊盘204设置在该电路区203上，与各电路元件电连接，并通过该电连接件30上的导电粒子(未标示)与该多个电极端子110分别电连接。该半导体器件20所产生的扫描信号以及数据信号等信号通过该多个焊盘204、该电连接件30与该多个电极端子110输出给该显示面板10，用以驱动该显示面板10显示画面。
请一并参阅图3与图4，图3为本发明对位标记的第一实施方式的放大结构示意图。图4为沿图3所示的线IV-IV所作的部分剖面结构示意图。该对位标记202包括第一层状结构211及第二层状结构212。其中，该第一层状结构211设置在该半导体衬底201上，该第二层状结构212设置在该第一层状结构211上。优选地，在本实施例中，该对位标记202可进一步包括一位于该第一层状结构211与该半导体衬底201之间的层间绝缘层213、以及一位于该第二层状结构212上的钝化层214。其中，该层间绝缘层213如为氧化硅(SiO2)层，该钝化层214如为由氧化硅与氮化硅(SiN)构成。在其它变更实施例中，该层间绝缘层213与该钝化层214也可被省略。
具体地，该第一层状结构211包括多个第一图案221以及覆盖该多个第一图案221的第一层间绝缘膜222。该多个第一图案221彼此间隔设置在该层间绝缘层213上，且该多个第一图案221是非透明图案。优选地，该多个第一图案221为点状图案。该第二层状结构212包括第二图案223以及覆盖该第二图案223的第二层间绝缘膜224。该第二图案223设置在该第一层间绝缘膜222上，且为非透明图案。该第二图案223的形状与该半导体器件20所要压合的第一基板101上的对位标记112的形状相对应。在本实施例中，该第二图案223为十字型图案。然，本发明的第二图案223并不限于十字型图案，也可为其它形状的图案，只要与该半导体器件20所要压合的第一基板101上的对位标记112的形状相对应即可。进一步地，该钝化层214设置在该第二层间绝缘膜224上。
请再参阅图1，在压合该半导体器件20至该显示面板10时，利用光电检测器90从该第一基板101一侧，即Y轴方向，检测该第一基板101上的对位标记112与该半导体器件20上的对位标记202的第二图案223，当该光电检测器90检测到该对位标记112与该第二图案223对准时，则机台(图未示)将该半导体器件20压合至该显示面板10上。
请一并参阅图5与图6，图5为该电路区203中的部分电路元件的剖面结构示意图。图6为图5所示电路元件之间的连接关系图。一般地，该半导体器件20内部形成有晶体管225与晶体管226(见图5)等电路元件以及至少一金属布线层(未标示)。该至少一金属布线层包括用于连接各电路元件的非透明金属布线227(见图6)。在本实施例中，以该晶体管225系P沟道金属氧化物半导体(Positive Channel Metal Oxide Semiconductor, PMOS)、该晶体管226系N沟道金属氧化物半导体(Negative Channel Metal Oxide Semiconductor, PMOS)、该至少一金属布线层为一层为例进行说明。该晶体管225包括形成在半导体衬底201上的源极掺杂区231、漏极掺杂区232及位于该源极掺杂区231与漏极掺杂区232之间的多晶硅层233、设置在该源极掺杂区231上的源极234、设置在该漏极掺杂区232上的漏极235、设置在该多晶硅层233上并与该源极掺杂区231与该漏极掺杂区232部分重叠的栅极绝缘层236、设置在该栅极绝缘层236的栅极237、覆盖该栅极237、该栅极绝缘层236、该源极掺杂区231、该漏极掺杂区232、该源极234及该漏极235的内部绝缘层238、以及二透明导电层239。该内部绝缘层238设置有分别贯穿至该源极234及该漏极235的接触孔(未标示)。该二透明导电层239中一透明导电层239通过贯穿至该源极234的接触孔与该源极234连接，另一透明导电层239通过贯穿至该漏极235的接触孔与该漏极235连接。类似地，该晶体管226与该晶体管225的大部分结构基本相同，二者主要区别在于：第一，该晶体管226的源极掺杂区241与漏极掺杂区242所掺杂的离子与该晶体管225的源极掺杂区231与漏极掺杂区232所掺杂的离子不一样；第二，该晶体管226进一步包括二轻掺杂漏极区250，且其中一轻掺杂漏极区250位于源极掺杂区241与多晶硅层233之间，另一轻掺杂漏极区250位于漏极掺杂区242与多晶硅层243之间。该非透明金属布线227用于连接该晶体管225的栅极237与该晶体管226的栅极247。其中上述源极掺杂区231、漏极掺杂区232、源极掺杂区241、漏极掺杂区242、轻掺杂漏极区250、多晶硅层233、多晶硅层243、源极234、漏极235、栅极237与栅极247均为非透明层。
在制造该半导体器件20的过程中，该多个第一图案221与该电路区203的多个非透明层中的半导体层(如：多晶硅层233)、掺杂区(如：源极掺杂区231与漏极掺杂区232)、多个电极(如：源极234、漏极235与栅极237)的其中一层、或与该至少一金属布线层中的其中一层金属布线层的非透明金属布线位于同一层，且材料相同；该第二图案223与该电路区203的多个非透明层中的半导体层(如：多晶硅层233)、掺杂区(如：源极掺杂区231与漏极掺杂区232)、多个电极(如：源极234、漏极235与栅极237)的其中一层、或与该至少一金属布线层中的其中一层金属布线层的非透明金属布线位于同一层，且材料相同，只要满足该第一层状结构211位于该半导体衬底201与该第二层状结构212之间即可。
进一步地，若当该至少一金属布线层的数量为二层，且该多个第一图案221与一金属布线层中的非透明金属布线一同制成，该第二图案223与另一金属布线层中的非透明金属布线一同制成时，则该第一层状结构211可进一步包括多个第一抗反射膜228。每一第一图案221的一对应该半导体衬底201的表面上对应设置一第一抗反射膜228，且该第一抗反射膜228位于该第一图案221与第一层间绝缘膜222之间。该第二层状结构212进一步包括第二抗反射膜229，该第二抗反射膜229设置在该第二图案223正对该半导体衬底201的表面上，该第二抗反射膜229位于该第二图案223与第二层间绝缘膜224之间。
请再一并参阅图2与图3，在该半导体器件20的周围边缘区域通常设有至少一预设区A，每一预设区A内对应设置一对位标记202。定义该对位标记202对应该第二图案223所在的区域为第一区域A1，定义该预设区A内除该第一区域A1的外的区域为第二区域A2。由于该多个第一图案221位于该第二图案223与该半导体衬底201之间，即该多个第一图案221与该第二图案223位于不同层，且该第二图案223较该多个第一图案221更远离该半导体衬底201，因此，经由该多个第一图案221反射并射向该光电检测器90方向的光线被该第二图案223所在的第二层状结构212吸收以及折射等，从而使得从该第二区域A2射出至该光电检测器90的光线的强度降低，进而使得该第二区域A2的亮度明显低于该第一区域A1的亮度，从而提高了该第二区域A2与该第一区域A1之间的亮度差异。相应地，在压合该半导体器件20到该第一基板101时，该光电检测器90能较容易检测到该第二图案223，从而控制机台使该半导体器件20较精确地压合至该第一基板101的相应位置上。
请一并参阅图7与图8，图7为本发明对位标记的第二实施方式的放大结构示意图。图8为沿图7所示的线VIII-VIII所作的部分剖面结构示意图。该对位标记202’与该对位标记202的区别在于：该对位标记202’进一步包括第三层状结构215，该第三层状结构215位于第一层状结构211’与第二层状结构212’之间。具体地，该第三层状结构215包括彼此间隔设置的多个第三图案216及覆盖该多个第三图案216的第三层间绝缘膜217。该多个第三图案216位于该第二区域A2’内并围绕该第二图案223’设置，该多个第三图案216与该多个第一图案221’相互配合，以增加该对位标记的202’ 第二区域A2’与第一区域A1’的亮度差异。其中，该多个第三图案216为非透明图案，且优选为点状。
具体地，在本实施例中，该多个第一图案221’与该多个第三图案216均为点状图案，且每一第一图案221’均与至少一第三图案216部分重叠。更具体地，该多个第一图案221’的形状与大小均基本相同，该多个第三图案216的形状与大小均基本相同。该多个第一图案221’的横截面为矩形，该多个第三图案216的横截面为矩形，该第三图案216的一个角落与该第一图案221’的一个角落相重叠。
进一步地，该多个第三图案216与该电路区203的多个非透明层中的半导体层(如：多晶硅层233)、掺杂区(如：源极掺杂区231与漏极掺杂区232)、多个电极(如：源极234、漏极235与栅极237)的其中一层，或与该至少一金属布线层中的其中一层金属布线层的非透明金属布线位于同一层，且材料相同，只要满足该第三层状结构215位于该第一层状结构211与该第二层状结构212之间即可。
其中，若当该多个第三图案216与该至少一金属布线层中的其中一层金属布线层的非透明金属布线一同制成时，该第三层状结构215可进一步包括多个第三抗反射膜218。每一第三图案216的一对应该半导体衬底201的表面上对应设置一第三抗反射膜218，且该第三抗反射膜218位于该第三图案216与该第二层状结构212之间。
相较于第一实施方式的对位标记202，该第二实施方式的对位标记202’在该多个第一图案221’彼此间距不变的情况下，进一步设置与该第一图案221’部分重叠的第三图案216，从而该第二区域A2’射向该光电检测器90的光线不仅被该多个第三图案216所在的第三层间绝缘膜217散射及折射，而且还进一步被该彼此间隔设置的多个第三图案216散射及折射，进而使得从该第二区域A2’ 射出至该光电检测器90的光线的强度进一步被降低。故，该第二区域A2’的亮度更低于该第一区域A1’的亮度，该对位标记202’的对比度更高。
请参阅图9，图9为本发明对位标记的第三实施方式的放大结构示意图。该对位标记202’’与该对位标记202’的区别在于：该对位标记202’’的多个第三图案219与多个第一图案221’’错开设置而互不重叠。可以理解，该对位标记202’’的多个第三图案219设置在多个第一图案221’间的空白区域内。
可见，与第二实施方式的对位标记202’相类似，该第三实施方式的对位标记202’’中由该多个第一图案221’’及该多个第三图案219错开设置，从而该第二区域A2’’射向该光电检测器90的光线不仅被该多个第三图案219所在的第三层间绝缘膜(图未示)散射及折射，而且还进一步被该彼此间隔设置的多个第三图案219散射及折射，进而使得从该第二区域A2’’射出至该光电检测器90的光线的强度较低，提高了该对位标记202’的对比度。
请一并参阅图10与11，图10为本发明对位标记的第四实施方式的放大结构示意图。图11为沿图10所示的线XI-XI所作的部分剖面结构示意图。该第四实施方式中的对位标记202’’’与第二实施方式中的对位标记202’的结构基本相同，二者主要区别在于：该对位标记202’’’的第一层状结构211’’’不仅包括围绕该第二图案223’’’设置的多个第一图案221’’’，还进一步包括对应该第二图案223’’’设置的多个第一图案221’’’。即，该对位标记202’’’的第一层状结构211’’’的整个区域中均分布有彼此间隔设置的第一图案221’’’。此外，该对位标记202’’’的第三层状结构215’不仅包括围绕该第二图案223’’’设置的多个第三图案216’，还进一步包括对应该第二图案223’’’设置的多个第三图案216’，且每一第一图案221’’’与至少一第三图案216’部分重叠。即，该对位标记202’’’的第三层状结构215’的整个区域中均分布有彼此间隔设置的第三图案216’。
与第二实施方式的对位标记202’相比，由于该第四实施方式的对位标记202’’’的第二图案223’’’的边缘区域均对应分布有第一图案221’’’与第三图案216’，故，该第二图案223’’’与该第一图案221’’’及第三图案216’之间不会存在明显的亮区。
在其它变更实施例中，该对位标记202’’’的第三层状结构215’中也可选择不包括对应该第二图案223’’’设置的多个第三图案216’，仅该第一层状结构211’’’进一步包括对应该第二图案223’’’设置的多个第一图案221’’’。又或者，该对位标记202’’’的第一层状结构211’’’中也可选择不包括对应该第二图案223’’’设置的多个第一图案221’’’，仅该第三层状结构215’进一步包括对应该第二图案223’’’设置的多个第三图案216’。
进一步地，与该第四实施方式的对位标记202’’’类似，该第一实施方式中的对位标记202的第一层状结构211中可进一步包括对应该第二图案223’设置的多个第一图案221。该第四实施方式中的对位标记202’’的第一层状结构(未标示)中可进一步包括对应第二图案(未标示)设置的多个第一图案221’’，该对位标记202’’的第三层状结构(未标示)中可进一步包括对应第二图案(未标示)设置的多个第三图案219。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围的内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围的内。

Claims (20)

1.一种半导体器件，其包括:
半导体衬底；及
对位标记，该对位标记设置在该半导体衬底上，其特征在于：该对位标记包括：
第一层状结构，该第一层状结构设置在该半导体衬底上，该第一层状结构包括间隔设置的多个第一图案；及
第二层状结构，该第二层状结构设置在该第一层状结构上，该第二层状结构包括一第二图案；
其中，该多个第一图案及该第二图案均为非透明图案，该多个第一图案围绕该第二图案设置。
2.如权利要求1所述的半导体器件，其特征在于：该半导体器件上设有预设区，每一预设区中对应设置该对位标记，定义该对位标记对应该第二图案所在的区域为第一区域，该预设区内除该第一区域的外的区域则为第二区域，该第一区域的亮度小于该第二区域的亮度，以增加该对位标记的第一区域与第二区域之间的亮度差异。
3.如权利要求1所述的半导体器件，其特征在于：该第一层状结构中进一步包括对应该第二图案设置的多个间隔分布的第一图案，且对应该第二图案设置的多个第一图案与围绕该第二图案设置的多个第一图案彼此间隔分布。
4.如权利要求3所述的半导体器件，其特征在于：对应该第二图案设置的多个第一图案与围绕该第二图案设置的多个第一图案在该第一层状结构中均匀分布。
5.如权利要求2所述的半导体器件，其特征在于：该对位标记进一步包括第三层状结构，该第三层状结构沿该半导体衬底厚度方向，设置在该第一层状结构与该第二层状结构之间，该第三层状结构包括间隔设置的多个第三图案，该多个第三图案为非透明图案，且该多个第三图案位于该第二区域内并围绕该第二图案设置，该多个第三图案与该多个第一图案相互配合，以增加该对位标记的第一区域与第二区域的亮度差异。
6.如权利要求5所述的半导体器件，其特征在于：每一第一图案与至少一第三图案部分重叠。
7.如权利要求5所述的半导体器件，其特征在于：该多个第一图案与该多个第三图案错开设置。
8.如权利要求6所述的半导体器件，其特征在于：该第三层状结构中进一步包括对应该第二图案设置的多个间隔分布的第三图案，且对应该第二图案设置的多个第三图案与围绕该第二图案设置的多个第三图案彼此间隔分布。
9.如权利要求8所述的半导体器件，其特征在于：该第一层状结构中进一步包括对应该第二图案设置的多个间隔分布的第一图案，且对应该第二图案设置的多个第一图案与围绕该第二图案设置的多个第一图案彼此间隔分布。
10.如权利要求9所述的半导体器件，其特征在于：对应该第二图案设置的每一第一图案与至少一第三图案部分重叠。
11.如权利要求10所述的半导体器件，其特征在于：对应该第二图案设置的多个第三图案与围绕该第二图案设置的多个第三图案在该第三层状结构中均匀分布。
12.如权利要求7所述的半导体器件，其特征在于：该第三层状结构中进一步包括对应该第二图案设置的多个间隔分布的第三图案，且对应该第二图案设置的多个第三图案与围绕该第二图案设置的多个第三图案彼此间隔分布。
13.如权利要求12所述的半导体器件，其特征在于：该第一层状结构中进一步包括对应该第二图案设置的多个间隔分布的第一图案，且对应该第二图案设置的多个第一图案与围绕该第二图案设置的多个第一图案彼此间隔分布。
14.如权利要求13所述的半导体器件，其特征在于：对应该第二图案设置的每一第一图案与至少一第三图案部分重叠。
15.如权利要求14所述的半导体器件，其特征在于：对应该第二图案设置的多个第三图案与围绕该第二图案设置的多个第三图案在该第三层状结构中均匀分布。
16.如权利要求1所述的半导体器件，其特征在于：该第二图案用于与该半导体器件所要压合的目标对象上的对位标记进行对准。
17.如权利要求3所述的半导体器件，其特征在于：该第一层状结构中的第一图案均为点状图案。
18.如权利要求9所述的半导体器件，其特征在于：该第一层状结构中的第一图案与该第三层状结构中的第三图案均为点状图案。
19.如权利要求18所述的半导体器件，其特征在于：该第一层状结构中的第一图案的形状及大小均基本相同，该第三层状结构中的第三图案的形状及大小均基本相同。
20.一种显示装置，该显示装置包括：
透明基板；及
半导体器件，该半导体器件压合在该透明基板上，其特征在于：该半导体器件为上述权利要求1-19中任意一项所述的半导体器件。
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