TW201407741A - 具有對準標記的半導體器件以及顯示裝置 - Google Patents

Abstract

本發明提供一種半導體器件及具有該半導體器件的顯示裝置。該半導體器件包括半導體襯底及對位標記。該對位標記包括設置在該半導體襯底上的第一層狀結構，該第一層狀結構包括間隔設置的複數第一圖案；及設置在該第一層狀結構上的該第二層狀結構，該第二層狀結構包括第二圖案；該複數第一圖案及該第二圖案均為非透明圖案，該複數第一圖案圍繞該第二圖案設置。

Description

具有對準標記的半導體器件以及顯示裝置

本發明涉及一種具有對位標記的半導體器件以及顯示裝置。

目前，在顯示裝置的製造過程中，通常採用玻璃上晶片(Chip On Glass, COG)技術將半導體器件(如：晶片)壓合到顯示裝置的透明基板上。為使該半導體器件能夠被壓合到該透明基板的正確位置上，通常在該半導體器件及該透明基板上分別設置相應的對位標記。具體地，該半導體器件上所設置的對位標記通常包括複數第一圖案與第二圖案，該複數第一圖案圍繞該第二圖案設置，該複數第一圖案與該第二圖案係由同一層金屬佈線蝕刻而成。其中，該第二圖案的形狀與該透明基板上所設置的對位標記的形狀相對應。

在壓合該半導體器件到該透明基板的過程中，利用光電檢測器或裸眼檢測到該半導體器件上的對位標記及該透明基板上的對位標記後，再將該半導體器件上的對位標記的第二圖案與該透明基板上的對位標記進行精確對準，從而使得該半導體器件能夠被壓合到該透明基板的正確位置上。

然，由於該複數第一圖案與該第二圖案係由同一層金屬佈線蝕刻而成，因此，該複數第一圖案所對應的區域的輝度與該第二圖案所對應的區域的輝度相差不大，即，二區域之間的視覺差別不大，從而導致光電檢測器或裸眼很難檢測區分該半導體器件上的二對位標記，故，該半導體器件與該透明基板很難實現高度精確對準。

有鑒於此，有必要提供一種具有對比度較高的對位標記的半導體器件。

有鑒於此，有必要提供一種具有上述半導體器件的顯示裝置。

本發明提供一種半導體器件，其包括:

半導體襯底； 及

對位標記，該對位標記設置在該半導體襯底上，該對位標記包括：

第一層狀結構，該第一層狀結構設置在該半導體襯底上，該第一層狀結構包括間隔設置的複數第一圖案；及

第二層狀結構，該第二層狀結構設置在該第一層狀結構上，該第二層狀結構包括第二圖案；

其中，該複數第一圖案及該第二圖案均為非透明圖案，該複數第一圖案圍繞該第二圖案設置。

本發明提供一種顯示裝置，其包括:

透明基板；及

半導體器件，該半導體器件壓合在該透明基板上，其中，該半導體器件包括:

半導體襯底； 及

對位標記，該對位標記設置在該半導體襯底上，該對位標記包括：

第一層狀結構，該第一層狀結構設置在該半導體襯底上，該第一層狀結構包括間隔設置的複數第一圖案；及

第二層狀結構，該第二層狀結構設置在該第一層狀結構上，該第二層狀結構包括第二圖案；

其中，該複數第一圖案及該第二圖案均為非透明圖案，該複數第一圖案圍繞該第二圖案設置。

相較於習知技術，由於該複數第一圖案位於該第二圖案與該半導體襯底之間，即該複數第一圖案與該第二圖案位於不同層，且該第二圖案較該複數第一圖案更遠離該半導體襯底，因此，經由該複數第一圖案反射並射出該半導體器件的光線被該第二圖案所在的第二層狀結構吸收以及折射等，從而使得從該半導體器件上對應該複數第一圖案的區域射出的光線的強度降低，從而增加了第二圖案所在區域與該複數第一圖案所在區域之間的輝度差異。相應地，在壓合該半導體器件到該顯示裝置的透明基板時，光電檢測器能較容易檢測到該第二圖案，從而控制機臺使該半導體器件較精確地壓合至該透明基板的相應位置上。

下面將結合附圖，對本發明作進一步的詳細說明。

本發明係關於一種具有對比度較高的對位標記的半導體器件，當採用COG技術將該半導體器件壓合到目標對象的透明基板上時，光電檢測器可以較容易檢測到該半導體器件上的對位標記，從而使得機台將該半導體器件能較精確地壓合到該透明基板上的對應位置。該目標對象可為顯示面板等。相應地，本發明亦係關於一種具有該半導體器件的顯示裝置。為便於理解與說明，下面以固定在顯示面板上的半導體器件為例進行說明。

請參閱圖1，圖1為本發明顯示裝置的剖面結構示意圖。該顯示裝置1包括顯示面板10、半導體器件20及電連接件30。該顯示裝置1如為液晶顯示裝置或電泳顯示裝置等具有透明基板的顯示裝置。該半導體器件20如為用於驅動該顯示面板10顯示畫面的驅動晶片。該電連接件30如為異向性導電膜(Anisotropic Conductive Film, ACF)。利用COG技術，該半導體器件20藉由該電連接件30與該顯示面板10電連接。

在本實施例中，該顯示面板10為一液晶顯示面板。該顯示面板10包括第一基板101、與該第一基板101相對設置的第二基板102、共用電極103、複數畫素電極104、框膠105、液晶層106、第一偏光片107、第二偏光片108、複數條電極佈線109及複數電極端子110。該第一基板101與該第二基板102均為透明基板。該第一偏光片107與該複數畫素電極104分別位於該第一基板101的相對二側。該第二偏光片108與該共用電極103分別位於該第二基板102的相對二側。該液晶層106夾於該共用電極103與該複數畫素電極104之間。該框膠105設置在該第一基板101與該第二基板102之間的四周邊緣位置，用於密封該液晶層106於該第一基板101與該第二基板102之間。進一步地，該框膠105內部分佈有導電粒子111，該導電粒子111用於與該共用電極103電連接。該複數電極佈線109與該複數電極端子110設置在該第一基板101上設置有複數畫素電極104的一側，並與該液晶層106分別位於該框膠105的二側。該複數電極端子110用於與該半導體器件20的銲盤204(參見圖2)電連接，再藉由該複數電極佈線109對應與該複數畫素電極104及該共用電極103實現電連接。從該第一基板101設置有該複數電極端子110的一側觀察，該第一基板101的邊緣上進一步設置有對位標記112。該對位標記112用於在固定該半導體器件20在該第一基板101時，該半導體器件20上的銲盤204與該電極端子110之間的對位。在其它變更實施例中，該顯示面板10亦可為電泳顯示面板等其它結構的顯示面板。

請一併參閱圖2，圖2為從該第一基板101一側向該半導體器件20一側觀察，該半導體器件20的平面示意圖。該半導體器件20包括半導體襯底201(參見圖1)、設置在該半導體襯底201上的至少一對位標記202及電路區203、及設置在該電路區203上的複數銲盤204。在本實施例中，該半導體襯底201優選為矽襯底。該對位標記202的數量與該第一基板101上的對位標記112的數量相同，均為二個，分別位於該半導體器件20的二端。在其它變更實施例中，該對位標記202、112的數量亦可為一個、三個、四個或者更多。該電路區203位於該二對位標記202之間，該電路區203具有構成電路元件的複數圖案(見圖5)。該複數銲盤204設置在該電路區203上，與各電路元件電連接，並藉由該電連接件30上的導電粒子(未標示)與該複數電極端子110分別電連接。該半導體器件20所產生的掃描訊號以及資料訊號等訊號藉由該複數銲盤204、該電連接件30與該複數電極端子110輸出給該顯示面板10，用以驅動該顯示面板10顯示畫面。

請一併參閱圖3與圖4，圖3為本發明對位標記的第一實施方式的放大結構示意圖。圖4為沿圖3所示的線IV-IV所作的部份剖面結構示意圖。該對位標記202包括第一層狀結構211及第二層狀結構212。其中，該第一層狀結構211設置在該半導體襯底201上，該第二層狀結構212設置在該第一層狀結構211上。優選地，在本實施例中，該對位標記202可進一步包括一位於該第一層狀結構211與該半導體襯底201之間的層間絕緣層213、以及一位於該第二層狀結構212上的鈍化層214。其中，該層間絕緣層213如為氧化矽(SiO₂)層，該鈍化層214如為由氧化矽與氮化矽(SiN)構成。在其它變更實施例中，該層間絕緣層213與該鈍化層214亦可被省略。

具體地，該第一層狀結構211包括複數第一圖案221以及覆蓋該複數第一圖案221的第一層間絕緣膜222。該複數第一圖案221彼此間隔設置在該層間絕緣層213上，且該複數第一圖案221是非透明圖案。優選地，該複數第一圖案221為點狀圖案。該第二層狀結構212包括第二圖案223以及覆蓋該第二圖案223的第二層間絕緣膜224。該第二圖案223設置在該第一層間絕緣膜222上，且為非透明圖案。該第二圖案223的形狀與該半導體器件20所要壓合的第一基板101上的對位標記112的形狀相對應。在本實施例中，該第二圖案223為十字型圖案。然，本發明的第二圖案223並不限於十字型圖案，亦可為其它形狀的圖案，只要與該半導體器件20所要壓合的第一基板101上的對位標記112的形狀相對應即可。進一步地，該鈍化層214設置在該第二層間絕緣膜224上。

請再參閱圖1，在壓合該半導體器件20至該顯示面板10時，利用光電檢測器90從該第一基板101一側，即Y軸方向，檢測該第一基板101上的對位標記112與該半導體器件20上的對位標記202的第二圖案223，當該光電檢測器90檢測到該對位標記112與該第二圖案223對準時，則機臺(圖未示)將該半導體器件20壓合至該顯示面板10上。

請一併參閱圖5與圖6，圖5為該電路區203中的部份電路元件的剖面結構示意圖。圖6為圖5所示電路元件之間的連接關係圖。一般地，該半導體器件20內部形成有電晶體225與電晶體226(見圖5)等電路元件以及至少一金屬佈線層(未標示)。該至少一金屬佈線層包括用於連接各電路元件的非透明金屬佈線227(見圖6)。在本實施例中，以該電晶體225係P溝道金屬氧化物半導體(Positive Channel Metal Oxide Semiconductor, PMOS)、該電晶體226係N溝道金屬氧化物半導體(Negative Channel Metal Oxide Semiconductor, PMOS)、該至少一金屬佈線層為一層為例進行說明。該電晶體225包括形成在半導體襯底201上的源極摻雜區231、汲極摻雜區232及位於該源極摻雜區231與汲極摻雜區232之間的複晶矽層233、設置在該源極摻雜區231上的源極234、設置在該汲極摻雜區232上的汲極235、設置在該複晶矽層233上並與該源極摻雜區231與該汲極摻雜區232部分重疊的閘極絕緣層236、設置在該閘極絕緣層236的閘極237、覆蓋該閘極237、該閘極絕緣層236、該源極摻雜區231、該汲極摻雜區232、該源極234及該汲極235的內部絕緣層238、以及二透明導電層239。該內部絕緣層238設置有分別貫穿至該源極234及該汲極235的接觸孔(未標示)。該二透明導電層239中一透明導電層239藉由貫穿至該源極234的接觸孔與該源極234連接，另一透明導電層239藉由貫穿至該汲極235的接觸孔與該汲極235連接。類似地，該電晶體226與該電晶體225的大部份結構基本相同，二者主要區別在於：第一，該電晶體226的源極摻雜區241與汲極摻雜區242所摻雜的離子與該電晶體225的源極摻雜區231與汲極摻雜區232所摻雜的離子不一樣；第二，該電晶體226進一步包括二輕摻雜汲極區250，且其中一輕摻雜汲極區250位於源極摻雜區241與複晶矽層233之間，另一輕摻雜汲極區250位於汲極摻雜區242與複晶矽層243之間。該非透明金屬佈線227用於連接該電晶體225的閘極237與該電晶體226的閘極247。其中上述源極摻雜區231、汲極摻雜區232、源極摻雜區241、汲極摻雜區242、輕摻雜汲極區250、複晶矽層233、複晶矽層243、源極234、汲極235、閘極237及閘極247均為非透明層。

在製造該半導體器件20的過程中，該複數第一圖案221與該電路區203的複數非透明層中的半導體層(如：複晶矽層233)、摻雜區(如：源極摻雜區231與汲極摻雜區232)、複數電極(如：源極234、汲極235及閘極237)的其中一層、或與該至少一金屬佈線層中的其中一層金屬佈線層的非透明金屬佈線位於同一層，且材料相同；該第二圖案223與該電路區203的複數非透明層中的半導體層(如：複晶矽層233)、摻雜區(如：源極摻雜區231與汲極摻雜區232)、複數電極(如：源極234、汲極235及閘極237)的其中一層、或與該至少一金屬佈線層中的其中一層金屬佈線層的非透明金屬佈線位於同一層，且材料相同，只要滿足該第一層狀結構211位於該半導體襯底201與該第二層狀結構212之間即可。

進一步地，若當該至少一金屬佈線層的數量為二層，且該複數第一圖案221與一金屬佈線層中的非透明金屬佈線一同製成，該第二圖案223與另一金屬佈線層中的非透明金屬佈線一同製成時，則該第一層狀結構211可進一步包括複數第一抗反射膜228。每一第一圖案221的一對應該半導體襯底201的表面上對應設置一第一抗反射膜228，且該第一抗反射膜228位於該第一圖案221與第一層間絕緣膜222之間。該第二層狀結構212進一步包括第二抗反射膜229，該第二抗反射膜229設置在該第二圖案223正對該半導體襯底201的表面上，該第二抗反射膜229位於該第二圖案223與第二層間絕緣膜224之間。

請再一併參閱圖2與圖3，在該半導體器件20的周圍邊緣區域通常設有至少一預設區A，每一預設區A內對應設置一對位標記202。定義該對位標記202對應該第二圖案223所在的區域為第一區域A1，定義該預設區A內除該第一區域A1之外的區域為第二區域A2。由於該複數第一圖案221位於該第二圖案223與該半導體襯底201之間，即該複數第一圖案221與該第二圖案223位於不同層，且該第二圖案223較該複數第一圖案221更遠離該半導體襯底201，因此，經由該複數第一圖案221反射並射向該光電檢測器90方向的光線被該第二圖案223所在的第二層狀結構212吸收以及折射等，從而使得從該第二區域A2射出至該光電檢測器90的光線的強度降低，進而使得該第二區域A2的輝度明顯低於該第一區域A1的輝度，從而提高了該第二區域A2與該第一區域A1之間的輝度差異。相應地，在壓合該半導體器件20到該第一基板101時，該光電檢測器90能較容易檢測到該第二圖案223，從而控制機臺使該半導體器件20較精確地壓合至該第一基板101的相應位置上。

請一併參閱圖7與圖8，圖7為本發明對位標記的第二實施方式的放大結構示意圖。圖8為沿圖7所示的線VIII-VIII所作的部份剖面結構示意圖。該對位標記202^’與該對位標記202的區別在於：該對位標記202^’進一步包括第三層狀結構215，該第三層狀結構215位於第一層狀結構211^’與第二層狀結構212^’之間。具體地，該第三層狀結構215包括彼此間隔設置的複數第三圖案216及覆蓋該複數第三圖案216的第三層間絕緣膜217。該複數第三圖案216位於該第二區域A2^’內並圍繞該第二圖案223^’設置，該複數第三圖案216與該複數第一圖案221^’相互配合，以增加該對位標記的202^’第二區域A2^’與第一區域A1^’的輝度差異。其中，該複數第三圖案216為非透明圖案，且優選為點狀。

具體地，在本實施例中，該複數第一圖案221^’與該複數第三圖案216均為點狀圖案，且每一第一圖案221^’均與至少一第三圖案216部份重疊。更具體地，該複數第一圖案221^’的形狀與大小均基本相同，該複數第三圖案216的形狀與大小均基本相同。該複數第一圖案221^’的橫截面為矩形，該複數第三圖案216的橫截面為矩形，該第三圖案216的一個角落與該第一圖案221^’的一個角落相重疊。

進一步地，該複數第三圖案216與該電路區203的複數非透明層中的半導體層(如：複晶矽層233)、摻雜區(如：源極摻雜區231與汲極摻雜區232)、複數電極(如：源極234、汲極235及閘極237)的其中一層，或與該至少一金屬佈線層中的其中一層金屬佈線層的非透明金屬佈線位於同一層，且材料相同，只要滿足該第三層狀結構215位於該第一層狀結構211與該第二層狀結構212之間即可。

其中，若當該複數第三圖案216與該至少一金屬佈線層中的其中一層金屬佈線層的非透明金屬佈線一同製成時，該第三層狀結構215可進一步包括複數第三抗反射膜218。每一第三圖案216的一對應該半導體襯底201的表面上對應設置一第三抗反射膜218，且該第三抗反射膜218位於該第三圖案216與該第二層狀結構212之間。

相較於第一實施方式的對位標記202，該第二實施方式的對位標記202^’在該複數第一圖案221^’彼此間距不變的情況下，進一步設置與該第一圖案221^’部份重疊的第三圖案216，從而該第二區域A2^’射向該光電檢測器90的光線不僅被該複數第三圖案216所在的第三層間絕緣膜217散射及折射，而且還進一步被該彼此間隔設置的複數第三圖案216散射及折射，進而使得從該第二區域A2^’射出至該光電檢測器90的光線的強度進一步被降低。故，該第二區域A2^’的輝度更低於該第一區域A1^’的輝度，該對位標記202^’的對比度更高。

請參閱圖9，圖9為本發明對位標記的第三實施方式的放大結構示意圖。該對位標記202^{’ ’}與該對位標記202^’的區別在於：該對位標記202^{’ ’}的複數第三圖案219與複數第一圖案221^{’ ’}錯開設置而互不重疊。可以理解，該對位標記202^{’ ’}的複數第三圖案219設置在複數第一圖案221^’間的空白區域內。

可見，與第二實施方式的對位標記202^’相類似，該第三實施方式的對位標記202^{’ ’}中由該複數第一圖案221^{’ ’}及該複數第三圖案219錯開設置，從而該第二區域A2^’’射向該光電檢測器90的光線不僅被該複數第三圖案219所在的第三層間絕緣膜(圖未示)散射及折射，而且還進一步被該彼此間隔設置的複數第三圖案219散射及折射，進而使得從該第二區域A2^{’ ’}射出至該光電檢測器90的光線的強度較低，提高了該對位標記202^’的對比度。

請一並參閱圖10與11，圖10為本發明對位標記的第四實施方式的放大結構示意圖。圖11為沿圖10所示的線XI-XI所作的部份剖面結構示意圖。該第四實施方式中的對位標記202^{’ ’ ’}與第二實施方式中的對位標記202^’的結構基本相同，二者主要區別在於：該對位標記202^{’ ’ ’}的第一層狀結構211^{’ ’ ’}不僅包括圍繞該第二圖案223^{’ ’ ’}設置的複數第一圖案221^{’ ’ ’}，還進一步包括對應該第二圖案223^{’ ’ ’}設置的複數第一圖案221^{’ ’ ’}。即，該對位標記202^{’ ’ ’}的第一層狀結構211^{’ ’ ’}的整個區域中均分布有彼此間隔設置的第一圖案221^{’ ’ ’}。此外，該對位標記202^{’ ’ ’}的第三層狀結構215^’不僅包括圍繞該第二圖案223^{’ ’ ’}設置的複數第三圖案216^’，還進一步包括對應該第二圖案223^{’ ’ ’}設置的複數第三圖案216^’，且每一第一圖案221^{’ ’ ’}與至少一第三圖案216^’部份重疊。即，該對位標記202^{’ ’ ’}的第三層狀結構215^’的整個區域中均分布有彼此間隔設置的第三圖案216^’。

與第二實施方式的對位標記202^’相比，由於該第四實施方式的對位標記202^{’ ’ ’}的第二圖案223^{’ ’ ’}的邊緣區域均對應分布有第一圖案221^{’ ’ ’}與第三圖案216^’，故，該第二圖案223^{’ ’ ’}與該第一圖案221^{’ ’ ’}及第三圖案216^’之間不會存在明顯的亮區。

在其它變更實施例中，該對位標記202^{’ ’ ’}的第三層狀結構215^’中亦可選擇不包括對應該第二圖案223^{’ ’ ’}設置的複數第三圖案216^’，僅該第一層狀結構211^{’ ’ ’}進一步包括對應該第二圖案223^{’ ’ ’}設置的複數第一圖案221^{’ ’ ’}。又或者，該對位標記202^{’ ’ ’}的第一層狀結構211^{’ ’ ’}中亦可選擇不包括對應該第二圖案223^{’ ’ ’}設置的複數第一圖案221^{’ ’ ’}，僅該第三層狀結構215^’進一步包括對應該第二圖案223^{’ ’ ’}設置的複數第三圖案216^’。

進一步地，與該第四實施方式的對位標記202^{’ ’ ’}類似，該第一實施方式中的對位標記202的第一層狀結構211中可進一步包括對應該第二圖案223^’設置的複數第一圖案221。該第四實施方式中的對位標記202^{’ ’}的第一層狀結構(未標示)中可進一步包括對應第二圖案(未標示)設置的複數第一圖案221^{’ ’}，該對位標記202^{’ ’}的第三層狀結構(未標示)中可進一步包括對應第二圖案(未標示)設置的複數第三圖案219。

綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，本發明之範圍並不以上述實施方式為限，舉凡熟悉本案技藝之人士援依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。

1．．．顯示裝置

10．．．顯示面板

20．．．半導體器件

30．．．電連接件

101．．．第一基板

102．．．第二基板

103．．．共用電極

104．．．畫素電極

105．．．框膠

106．．．液晶層

107．．．第一偏光片

108．．．第二偏光片

109．．．電極佈線

110．．．電極端子

111．．．導電粒子

201．．．半導體襯底

112、202、202^’、202^’’、202^’’’．．．對位標記

203．．．電路區

211、211^’’’．．．第一層狀結構

204．．．銲盤

212．．．第二層狀結構

213．．．層間絕緣層

221、221^’、221^’’、221^’’’．．．第一圖案

214．．．鈍化層

222．．．第一層間絕緣膜

235．．．汲極

224．．．第二層間絕緣膜

90．．．光電檢測器

225、226．．．電晶體

227．．．金屬佈線

231、241．．．源極摻雜區

232、242．．．汲極摻雜區

233、243．．．複晶矽層

234．．．源極

223、223^’、223^’’’．．．第二圖案

236．．．閘極絕緣層

237、247．．．閘極

238．．．內部絕緣層

239．．．透明導電層

250．．．輕摻雜汲極區

228．．．第一抗反射膜

229．．．第二抗反射膜

215、215^’．．．第三層狀結構

216、219、216^’．．．第三圖案

217．．．第三層間絕緣膜

218．．．第三抗反射膜

A1、A1^’、A1^’’．．．第一區域

A．．．預設區

A2、A2^’、A2^’’．．．第二區域

圖1為本發明顯示裝置的剖面結構示意圖。

圖2為從圖1所示顯示裝置的顯示面板的第一基板一側向半導體器件一側觀察，該半導體器件的平面示意圖。

圖3為圖2所示該半導體器件上的對位標記的第一實施方式的放大結構示意圖。

圖4為沿圖3所示的線IV-IV所作的部份剖面結構示意圖。

圖5為圖2所示該半導體器件上的電路區中的部份電路元件的剖面結構示意圖。

圖6為圖5所示電路元件之間的連接關係圖。

圖7為圖2所示該半導體器件上的對位標記的第二實施方式的放大結構示意圖。

圖8為沿圖7所示的線VIII-VIII所作的部份剖面結構示意圖。

圖9為圖2所示該半導體器件上的對位標記的第三實施方式的放大結構示意圖。

圖10為圖2所示該半導體器件上的對位標記的第四實施方式的放大結構示意圖。

圖11為沿圖10所示的線XI-XI所作的部份剖面結構示意圖。

202^’’’．．．對位標記

211^’’’．．．第一層狀結構

215^’．．．第二層狀結構

221^’’’．．．第一圖案

223^’’’．．．第二圖案

216^’．．．第三圖案

Claims (29)

1. 一種半導體器件，其包括:
   半導體襯底； 及
   對位標記，該對位標記設置在該半導體襯底上，該對位標記包括：
   第一層狀結構，該第一層狀結構設置在該半導體襯底上，該第一層狀結構包括間隔設置的複數第一圖案；及
   第二層狀結構，該第二層狀結構設置在該第一層狀結構上，該第二層狀結構包括一第二圖案；
   其中，該複數第一圖案及該第二圖案均為非透明圖案，該複數第一圖案圍繞該第二圖案設置。
2. 如申請專利範圍第1項所述之半導體器件，其中，該半導體器件上設有預設區，每一預設區中對應設置該對位標記，定義該對位標記對應該第二圖案所在的區域為第一區域，該預設區內除該第一區域之外的區域則為第二區域，該第一區域的輝度小於該第二區域的輝度，以增加該對位標記的第一區域與第二區域之間的輝度差異。
3. 如申請專利範圍第1項所述之半導體器件，其中，該第一層狀結構中進一步包括對應該第二圖案設置的複數間隔分布的第一圖案，且對應該第二圖案設置的複數第一圖案與圍繞該第二圖案設置的複數第一圖案彼此間隔分布。
4. 如申請專利範圍第3項所述之半導體器件，其中，對應該第二圖案設置的複數第一圖案與圍繞該第二圖案設置的複數第一圖案在該第一層狀結構中均勻分布。
5. 如申請專利範圍第2項所述之半導體器件，其中，該對位標記進一步包括第三層狀結構，該第三層狀結構沿該半導體襯底厚度方向，設置在該第一層狀結構與該第二層狀結構之間，該第三層狀結構包括間隔設置的複數第三圖案，該複數第三圖案為非透明圖案，且該複數第三圖案位於該第二區域內並圍繞該第二圖案設置，該複數第三圖案與該複數第一圖案相互配合，以增加該對位標記的第一區域與第二區域的輝度差異。
6. 如申請專利範圍第5項所述之半導體器件，其中，每一第一圖案與至少一第三圖案部份重疊。
7. 如申請專利範圍第5項所述之半導體器件，其中，該複數第一圖案與該複數第三圖案錯開設置。
8. 如申請專利範圍第6項所述之半導體器件，其中，該第三層狀結構中進一步包括對應該第二圖案設置的複數間隔分布的第三圖案，且對應該第二圖案設置的複數第三圖案與圍繞該第二圖案設置的複數第三圖案彼此間隔分布。
9. 如申請專利範圍第8項所述之半導體器件，其中，該第一層狀結構中進一步包括對應該第二圖案設置的複數間隔分布的第一圖案，且對應該第二圖案設置的複數第一圖案與圍繞該第二圖案設置的複數第一圖案彼此間隔分布。
10. 如申請專利範圍第9項所述之半導體器件，其中，對應該第二圖案設置的每一第一圖案與至少一第三圖案部份重疊。
11. 如申請專利範圍第10項所述之半導體器件，其中，對應該第二圖案設置的複數第三圖案與圍繞該第二圖案設置的複數第三圖案在該第三層狀結構中均勻分布。
12. 如申請專利範圍第7項所述之半導體器件，其中，該第三層狀結構中進一步包括對應該第二圖案設置的複數間隔分布的第三圖案，且對應該第二圖案設置的複數第三圖案與圍繞該第二圖案設置的複數第三圖案彼此間隔分布。
13. 如申請專利範圍第12項所述之半導體器件，其中，該第一層狀結構中進一步包括對應該第二圖案設置的複數間隔分布的第一圖案，且對應該第二圖案設置的複數第一圖案與圍繞該第二圖案設置的複數第一圖案彼此間隔分布。
14. 如申請專利範圍第13項所述之半導體器件，其中，對應該第二圖案設置的每一第一圖案與至少一第三圖案部份重疊。
15. 如申請專利範圍第14項所述之半導體器件，其中，對應該第二圖案設置的複數第三圖案與圍繞該第二圖案設置的複數第三圖案在該第三層狀結構中均勻分布。
16. 如申請專利範圍第1項所述之半導體器件，其中，該第二圖案用於與該半導體器件所要壓合的目標對象上的對準標記進行對準。
17. 如申請專利範圍第3項所述之半導體器件，其中，該第一層狀結構中的第一圖案均為點狀圖案。
18. 如申請專利範圍第9項所述之半導體器件，其中，該第一層狀結構中的第一圖案與該第三層狀結構中的第三圖案均為點狀圖案。
19. 如申請專利範圍第18項所述之半導體器件，其中，該第一層狀結構中的第一圖案的形狀及大小均基本相同，該第三層狀結構中的第三圖案的形狀及大小均基本相同。
20. 如申請專利範圍第19項所述之半導體器件，其中，該第一層狀結構中的第一圖案的橫截面為矩形，該第三層狀結構中的第三圖案的橫截面為矩形，該第三圖案的一個角落與該第一圖案的一個角落相重疊。
21. 如申請專利範圍第18項所述之半導體器件，其中，該第一層狀結構中的第一圖案與該第三層狀結構中的第三圖案一一對應設置，且部份重疊。
22. 如申請專利範圍第18項所述之半導體器件，其中，該複數第一圖案由非透明金屬材料製成，該第一層狀結構進一步包括複數第一抗反射膜，每一第一圖案的一表面上設置一第一抗反射膜，其中，該複數第一圖案分別設置有該第一抗反射膜的表面與該半導體襯底相對應，且該第一抗反射膜位於該第一圖案與該第二層狀結構之間。
23. 如申請專利範圍第22項所述之半導體器件，其中，該第二圖案由非透明金屬材料製成，該第二層狀結構進一步包括第二抗反射膜，該第二抗反射膜設置在該第二圖案對應該半導體襯底的表面上，該第二圖案位於該半導體襯底與該第二抗反射膜之間。
24. 如申請專利範圍第23項所述之半導體器件，其中，該複數第三圖案由非透明金屬材料製成，該第三層狀結構進一步包括複數第三抗反射膜，每一第三圖案的一表面上設置一第三抗反射膜，其中，該複數第三圖案分別設置有該第三抗反射膜的表面與該半導體襯底相對應，且該第三抗反射膜位於該第三圖案與該第二層狀結構之間。
25. 如申請專利範圍第18項所述之半導體器件，其中，該半導體器件進一步包括電路區，該電路區設置在該半導體襯底上設置有該對位標記的一側，該電路區包括形成有用於構成電路元件的複數非透明層、以及至少一佈線層，其中該至少一佈線層包括用於電連接各電路元件的非透明金屬佈線，該複數第一圖案選擇性地與該電路區中用於構成電路元件的複數非透明層的其中一層，或與該至少一佈線層中的其中一層佈線層的非透明金屬佈線位於同一層，且材料相同。
26. 如申請專利範圍第25項所述之半導體器件，其中，該第二圖案選擇性地與該電路區中用於構成電路元件的複數非透明層的其中一層、或與該至少一佈線層中的其中一層佈線層的非透明金屬佈線位於同一層，且材料相同。
27. 如申請專利範圍第26項所述之半導體器件，其中，該複數第三圖案選擇性地與該電路區中用於構成電路元件的複數非透明層的其中一層、或與該至少一佈線層中的其中一層佈線層的非透明金屬佈線位於同一層，且材料相同。
28. 如申請專利範圍第27項所述之半導體器件，其中，該電路區中用於構成電路元件的複數非透明層包括半導體層、摻雜區及複數電極。
29. 一種顯示裝置，該顯示裝置包括：
    透明基板；及
    半導體器件，該半導體器件壓合在該透明基板上，其中，該半導體器件為上述申請專利範圍第1-28項任意一項所述的半導體器件。