CN103545226B - 一种晶圆级半导体器件及其封装方法 - Google Patents

Abstract

本发明涉及一种晶圆级半导体器件及其封装方法，半导体器件中一个第二芯片叠设在一个第一芯片上，并使第二芯片背面的部分电极导电粘接在第一芯片正面的部分电极上，使这些电极之间形成电性连接；另外，在封装时可以使两个芯片正面的锡球外露，简化操作，或者将锡球全包封后再研磨暴露，以进一步减小半导体器件的高度，有效减少器件尺寸。本发明中通过在晶圆进行背面金属化处理，能够将第一芯片的背面暴露出来，从而有效改善器件的散热效果。

Description

一种晶圆级半导体器件及其封装方法

技术领域

本发明涉及半导体领域，特别涉及一种新的晶圆级封装（WLP）的半导体器件以及生产这种半导体器件的封装方法。

背景技术

对于半导体器件来说，散热和器件尺寸是两个重要参数；即是说，一般希望在不增加器件尺寸的基础上，能够有更多的面积暴露在塑封体外，以获得更好的散热效果。

现有一种半导体器件的实施结构，其中具有一个衬底，该衬底顶面具有镀铜的电路图案，衬底的底面形成有若干个锡球作为与外部器件的电路连接。一个面积较大的第一芯片通过绝缘层粘接在衬底上，一个面积较小的第二芯片进一步通过另一个绝缘层粘接在第一芯片上。通过导线等键接，形成第一、第二芯片与衬底上对应电极的电性连接。最后使用树脂等材料形成塑封体，对第一、第二芯片及衬底进行封装。

现有另一种半导体器件的实施例结构，其中具有一个面积较大的第一芯片，在其顶面上通过绝缘层粘接有一个面积较小的第二芯片；在第二芯片上形成有一个垫重分布层，进而在该垫重分布层上由若干绝缘体划分的区域内形成若干锡球。同时，还通过若干导线进行键接，形成第一芯片与第二芯片上对应电极的电性连接。在这些导线与第一芯片表面之间具有固化材料，其从下方对导线形成保护。

与上述两种结构相类似的包含两个堆叠芯片的半导体器件中，一般都通过导线或金属贴片来实现芯片与芯片，芯片与衬底上对应电极的电性连接，这样做不仅工艺流程复杂，而且由此生产的器件尺寸都比较大，散热性能差。

发明内容

本发明的目的是提供一种新型结构的晶圆级半导体器件及其封装方法，对于芯片电极的电性连接摈弃原先使用的引线键接或金属贴片的方式，可以有效减小器件尺寸，并能够将芯片背面暴露出来以改善散热性能。

为了达到上述目的，本发明的一个技术方案是提供一种半导体器件的封装方法，其包含以下步骤：

步骤1，设置一个第一晶圆，在所述第一晶圆上形成有若干个第一芯片，并且，在任意一个所述第一芯片的正面形成有若干个第一电极和若干个第二电极；

步骤2，设置一个第二晶圆，在所述第二晶圆上形成有若干个第二芯片，并且，在任意一个第二芯片的正面形成有若干个第三电极，而在该第二芯片的背面形成有若干个第四电极；对所述第二晶圆进行切割，使得所有的第二芯片被分离成各个单颗的芯片；

步骤3，将每个单颗的第二芯片叠设并粘接到第一晶圆上对应的一个第一芯片上，并且使得每个第二芯片背面的第四电极与第一芯片正面的第二电极通过导电粘接形成电性连接；

步骤4中，对粘接了第二芯片的第一晶圆进行模压封装后，切割第一晶圆形成各个独立的半导体器件，该半导体器件中第一芯片的背面能够暴露设置。

步骤1中还包含在所述第一晶圆上植球，使每个所述第一芯片的第一电极上形成有锡球的过程，并且，第一电极上的锡球在回流焊后具有第一直径；

步骤2中还包含在所述第二晶圆上植球，使每个所述第二芯片的第三电极上形成有锡球的过程，并且，第三电极上的锡球在回流焊后具有第二直径。

步骤3中粘接时所述第二芯片的厚度值，与第二芯片上锡球的第二直径相加后的高度值，与第一芯片上锡球的第一直径相等；

粘接时所述第二芯片的厚度是第二晶圆的原始厚度，或者是在步骤2中对第二晶圆背部进行研磨后减薄的厚度。

一种实施例中，所述步骤4进一步包含以下过程：

在所述第一晶圆的正面覆盖设定厚度的塑封体，使得该塑封体的厚度值小于第一芯片上锡球的第一直径，并且该塑封体的厚度值小于粘接时第二芯片的厚度值与该第二芯片上的锡球第二直径相加后的高度值，从而将第一、第二芯片的主体都包封在该塑封体内，而同时使得第一、第二芯片上各个锡球的顶部暴露在该塑封体的顶面之外。

另一种实施例中，所述步骤4进一步包含以下过程：

首先，在所述第一晶圆的正面覆盖设定厚度的塑封体，使得该塑封体的厚度值大于第一芯片上锡球的第一直径，并且该塑封体的厚度值大于粘接时第二芯片的厚度值与该第二芯片上锡球的第二直径相加后的高度值，从而将第一、第二芯片的主体及第一、第二芯片上的锡球都包封在该塑封体内；

其次，在第一晶圆的正面对塑封体和第一、第二芯片上的锡球进行研磨，以使第一、第二芯片上锡球经过研磨后在塑封体的顶面暴露，并且研磨后这些锡球的顶面不高于塑封体的顶面。

优选的，步骤1中所设置的第一晶圆的表面经过Ni/Au电镀处理；

步骤2中所设置的第二晶圆的表面也经过Ni/Au电镀处理。

优选的，步骤2中在切割前，还对所述第二晶圆的背面使用Ti/Ni/Ag或者Ti/Ni/Ag/Ni进行背面金属化处理。

步骤4中在切割前，还对所述第一晶圆的背面使用Ti/Ni/Ag/Ni进行背面金属化处理，此时所述第一晶圆具有原始厚度或者是在背部研磨后具有减薄的厚度。

一个优选的实施例中，所述第一芯片与第二芯片是MOSFET芯片，所述第一芯片的若干个第一电极或若干个第二电极，包含该第一芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第一电极与第二电极是相同种类或不同种类的电极；

所述第二芯片的若干个第三电极或若干个第四电极，包含该第二芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第三电极与第四电极是相同种类或不同种类的电极，并且，所述第四电极与第二电极是不同种类的电极。

一个优选的实施例中，所述第一芯片正面的第一电极包含栅极和漏极，所述第一芯片正面的第二电极是源极；

所述第二芯片正面的第三电极包含栅极和源极，所述第二芯片背面的第四电极是漏极，并且，所述第二芯片的漏极通过导电粘接与所述第一芯片的源极形成电性连接。

本发明的另一个技术方案是提供一种通过上述方法封装的晶圆级半导体器件：

所述半导体器件包含一个第一芯片，该第一芯片的正面形成有若干个第一电极和若干个第二电极；

所述半导体器件还包含一个第二芯片，该第二芯片的正面形成有若干个第三电极，在该第二芯片的背面形成有若干个第四电极；

所述第二芯片叠设在所述第一芯片上，并使所述第二芯片背面的第四电极导电粘接在所述第一芯片正面的第二电极上，使第四电极和第二电极之间形成电性连接；

所述半导体器件的正面还形成有塑封体，而所述第一芯片的背面能够暴露设置。

所述第二芯片是从一个第二晶圆上经过切割后与其他第二芯片分离得到的；若干个单颗的第二芯片分别粘接在一个第一晶圆上对应的若干个第一芯片上；所述半导体器件则是在对粘接有若干个第二芯片的第一晶圆进行模压封装及切割后得到的。

所述第一芯片的第一电极上形成有锡球，并且，第一电极上的锡球在回流焊后具有第一直径；

所述第二芯片的第三电极上另外形成有锡球，并且，第三电极上的锡球在回流焊后具有第二直径。

粘接时所述第二芯片的厚度值，与第二芯片上锡球的第二直径相加后的高度值，与第一芯片上锡球的第一直径相等；

粘接时所述第二芯片的厚度是第二晶圆的原始厚度，或者是对第二晶圆背部进行研磨后减薄的厚度。

一种实施结构中，所述塑封体在第一晶圆上覆盖的厚度值小于第一芯片上锡球的第一直径，并且该塑封体的厚度值也小于粘接时第二芯片的厚度值与该第二芯片上的锡球第二直径相加后的高度值，从而将第一、第二芯片的主体都包封在该塑封体内，而同时使得第一、第二芯片上各个锡球的顶部暴露在该塑封体的顶面之外。

另一种实施结构中，所述塑封体在第一晶圆上覆盖的厚度值大于第一芯片上锡球的第一直径，并且该塑封体的厚度值也大于粘接时第二芯片的厚度值与该第二芯片上锡球的第二直径相加后的高度值，从而将第一、第二芯片的主体及第一、第二芯片上的锡球都包封在该塑封体内，并且对第一、第二芯片上的锡球及塑封体进行研磨后，这些锡球暴露在塑封体的顶面上，但这些锡球的顶面不高于塑封体的顶面。

优选的，所述第一芯片和第二芯片分别包含在所述第一晶圆和第二晶圆的表面形成的Ni/Au材料的电镀层。

优选的，所述第二芯片包含在所述第二晶圆的背面形成的Ti/Ni/Ag或者Ti/Ni/Ag/Ni材料的背面金属层；

所述第一芯片包含在所述第一晶圆的背面形成的Ti/Ni/Ag/Ni材料的背面金属层，此时所述第一晶圆具有原始厚度或者是在背部研磨后具有减薄的厚度。

所述第一芯片的第一电极或第二电极，是该第一芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第一电极与第二电极是相同种类或不同种类的电极；

所述第二芯片的第三电极或第四电极，是该第二芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第三电极与第四电极是相同种类或不同种类的电极，并且所述第四电极与第二电极是相同种类或不同种类的电极。

在一个优选的实施结构中，所述第一芯片正面的第一电极包含栅极和漏极，所述第一芯片正面的第二电极包含源极；

所述第二芯片正面的第三电极包含栅极和源极，所述第二芯片背面的第四电极包含漏极，并且，所述第二芯片的漏极通过导电粘接与所述第一芯片的源极形成电性连接。

在一个优选的实施结构中，所述第二芯片的面积小于所述第一芯片的面积。在另外一个优选的实施结构中，所述第二芯片的面积小于所述第一芯片的第二电极的面积。在另外一个优选的实施结构中，所述第二芯片的第四电极的面积小于所述第一芯片的第二电极的面积。

现有技术需要对叠设的两个芯片使用引线键接或金属贴片来连接相应的电极。与之相比，本发明所述新型结构的半导体器件及其封装方法，可以将第二芯片底面的电极与第一芯片顶面的部分电极通过导电粘接形成电性连接；在本发明第一种芯片表面锡球外露的封装方案中，将整个半导体器件的高度减小为晶圆减薄后第一、第二芯片的厚度，与第二芯片上的锡球直径相加后的数值；而第二种将锡球全包封后再研磨暴露的封装方案中，使得研磨后锡球的顶面与塑封体的顶面齐平，因此进一步减小了半导体器件的高度，有效减少器件尺寸。并且，本发明中通过在晶圆进行背面金属化处理，能够将第一芯片的背面暴露出来，从而有效改善器件的散热效果。

附图说明

图1~图6及图7A~图7B所示是本发明提供的一种半导体器件封装方法中对应各个步骤的结构示意图，根据上述方法形成了如图9所示的半导体器件；

图1~图6及图8A~图8C所示是本发明提供的另一种半导体器件封装方法中对应各个步骤的结构示意图，根据上述方法形成了如图10所示的半导体器件；

在图9和图10中分别示出本发明所述的两种半导体器件的正面及背面的结构示意图，上述的其他各个附图中则可能同时示出有晶圆、芯片或半导体器件的侧视图及俯视图。

具体实施方式

以下结合附图说明本发明半导体器件及其封装方法的具体实施方式。

所述晶圆级半导体器件的封装方法，包含以下步骤：

参见图1所示的步骤1.1，设置一片表面经过Ni/Au（镍金）电镀处理的第一晶圆100，此时该第一晶圆100的厚度为原始晶圆的厚度。在所述第一晶圆100上形成有若干个第一芯片10，第一芯片10可以是一个MOSFET芯片，并且，使得任意一个第一芯片10的栅极11、源极12和漏极13位于第一晶圆100的同一面。

图1所示的实施例中，这些电极都位于第一晶圆100的正面，且源极12位于各个第一芯片10正面的中间位置，栅极11位于第一芯片10正面上其中一侧的两个角落位置，漏极13则位于相对一侧的两个角落位置。

参见图2所示的步骤1.2，在所述第一晶圆100上植球，使每一个第一芯片10的栅极11和漏极13上都形成有锡球31。在一种示例的实施结构中，锡球31的球径为0.6mm，并且在经过回流焊后直径大概在0.48mm。

参见图3所示的步骤2.1，设置另一片表面经过Ni/Au（镍金）电镀处理的第二晶圆200，并且在第二晶圆200的背面进行研磨和背面金属化处理。在上述的实施例中，研磨后第二晶圆200的厚度为0.2mm，背面金属化使用Ti/Ni/Ag（钛镍银）或者Ti/Ni/Ag/Ni（钛镍银镍）。

并且，在所述第二晶圆200上形成有若干个第二芯片20，第二芯片20可以是一个MOSFET芯片，使得任意一个第二芯片20的栅极21和源极22位于第二晶圆200的正面，例如使这些电极相互隔开、分别布置在芯片正面的角落位置；而漏极23则位于第二晶圆200的背面。

参见图4所示的步骤2.2，在所述第二晶圆200上植球，使每一个第二芯片20的栅极21和源极22上都形成有锡球32，在上述实施例中，该些锡球32的球径为0.35mm，并且在经过回流焊后直径约在0.28mm。

参见图5所示的步骤2.3，将第二晶圆200进行切割，使得上面的第二芯片20都分离形成各个单颗的芯片。

参见图6所示的步骤3，使用导电胶或其他类似的导电材料，将每个单颗的第二芯片20粘接到第一晶圆100上对应的一个第一芯片10上，并且使得每一个第二芯片20背面的漏极23与第一芯片10正面的源极12形成电性连接。在一个优选的实施结构中，第二芯片的面积小于所述第一芯片的面积。在另外一个优选的实施结构中，第二芯片的面积小于所述第一芯片的源极电极的面积。在另外一个优选的实施结构中，第二芯片的漏极电极的面积小于所述第一芯片的源极电极的面积。

在之后的步骤4中，对粘接了第二芯片20的第一晶圆100进行模压封装并切割形成各个单颗的半导体器件。在封装时可以有两种方案供选择：

参见图7A~图7B所示，第一种选择是使锡球外露的方案，该方案进一步包含：

步骤4A，在第一晶圆100上进行模压封装以形成具有设定厚度的塑封体50，该塑封体50将第一、第二芯片的主体都包裹在其中，而同时使得第一、第二芯片上的锡球31和32都暴露在塑封体50的正面之外（见图7A）。

步骤4B，在第一晶圆100的背面进行研磨及背面金属化处理。在上述的实施例中，研磨后第一晶圆100’的厚度为0.2mm，背面金属化使用Ti/Ni/Ag/Ni。附图中标号100表示的是具有原始厚度的第一晶圆，标号100’则表示经过研磨后厚度减小的第一晶圆，其他例如塑封体的50和50’，锡球31和31’，32和32’等相关器件的标号方式与之类似，下文不再特别说明。

步骤4C，对第一晶圆100进行切割，分离形成各个单颗的半导体器件41（见图7B），该器件41上叠设有第一芯片10和第二芯片20，并且第一、第二芯片上的锡球31和32都暴露在塑封体50的顶面之外。

参见图8A~图8C所示，第二种选择是使锡球全包封的方案，该方案进一步包含：

步骤4a，在第一晶圆100上进行模压封装以形成具有设定厚度的塑封体50，该塑封体50将第一、第二芯片的主体及其顶面的锡球31和32都包裹在其中（见图8A）。

步骤4b，在第一晶圆100的正面对塑封体50进行研磨，此时锡球31和32的顶部也受到研磨而使这些锡球的一部分暴露设置。与上述方案相比，在本方案中研磨后的锡球31’和32’没有高出塑封体50’的顶面（见图8B）。

步骤4c，在第一晶圆100的背面进行研磨及背面金属化处理。在上述的实施例中，研磨后第一晶圆100’的厚度为0.2mm，背面金属化使用Ti/Ni/Ag/Ni。

步骤4d，对第一晶圆100进行切割，分离形成各个单颗的半导体器件42（见图8C），该器件42上叠设有第一芯片10和第二芯片20，并且使第一、第二芯片上研磨后的锡球31’和32’暴露但不高于塑封体50’的顶面设置。

则如图9所示，是根据上述步骤1~3及步骤4A~4C的封装方法形成的一种半导体器件41，其中包含一个面积较大的第一芯片10，以及一个面积较小的第二芯片20。第一芯片10的栅极11、源极12和漏极13都形成于该芯片的正面，栅极11和漏极13上还都形成有锡球31；第二芯片20的栅极21、源极22则形成于该芯片的正面并形成有锡球32，漏极23则位于该芯片的背面。第二芯片20叠设在第一芯片10上，并且在第二芯片20背面的漏极23粘接在第一芯片10上形状面积相匹配的源极12之间使用导电胶等粘接并形成这些电极的电性连接。在进行模压封装之后，第一、第二芯片的主体被包裹在塑封体50内，而此时两个芯片正面的锡球31和32顶部暴露设置在塑封体50的顶面之外，因此，这些锡球31和32的顶部实际上是高于塑封体50的顶面。

而如图10所示的是根据上述步骤1~3及步骤4a~4d的封装方法形成的另一种半导体器件42，其在封装以前的结构与上段中描述的结构基本一致，即，一个面积较小的第二芯片20背面的漏极23，通过导电胶等粘接在一个面积较大的第一芯片10正面的源极12之上。第二芯片20正面的栅极21和源极22，第一芯片10正面的栅极11和漏极13上分别形成有锡球31和32。而不同点在于，当进行模压封装之后，第一、第二芯片的锡球31和32一起被包裹在塑封体50内，并在研磨塑封体50的同时也对这些锡球31和32的顶部进行研磨，才使锡球31’和32’暴露在塑封体50的顶面上，因此，研磨后这些锡球31’和32’的顶面与塑封体50’的顶面齐平，并没有高出塑封体50’的顶面。

具体的，在上述两种结构的半导体器件41或42中，都是在一个经过Ni/Au电镀处理的第一晶圆100上形成多个所述的第一芯片10。而另外在一个经过Ni/Au电镀处理、背面研磨及背面金属化的第二晶圆200上形成多个所述的第二芯片20。并且，是将切割分离后得到的各个独立的第二芯片20粘接在第一晶圆100上，从而与对应的各个第一芯片10形成电性连接。再经过模压封装后，切割第一晶圆100形成各个独立的半导体器件41或42。

参见图6所示，由一种示例的实施结构可知，第一芯片10正面（位于栅极和漏极上）的锡球31，其球径在0.6mm，回流焊后直径约为0.48mm。形成第二芯片20的第二晶圆200由于通过背部研磨厚度减薄为0.2mm，而在第二芯片20正面（位于栅极21和源极22上）的锡球32，其球径在0.35mm，回流焊后直径约为0.28mm。由于第二芯片20的厚度及其锡球32的直径相加后约高0.2mm+0.28mm=0.48mm，等于第一芯片10上锡球31的直径高度，因此，当第二芯片20叠设在第一芯片10上以后，两个芯片上锡球31和32的最高位置基本是处在同一个高度的。

即是说，在后续封装半导体器件时，第一种使锡球直接外露的方案中（见图7A），在第一晶圆100上覆盖的塑封体50厚度，要小于第一芯片10上锡球31的高度，也就是小于第二芯片20的厚度与其锡球32的直径相加后的高度，才能使得这些锡球31和32暴露在塑封体50的顶面以外。而第二种将锡球全包封再研磨暴露顶面的方案中（见图8A），在第一晶圆100上覆盖的塑封体50的原始厚度，则要大于第一芯片10上锡球31的高度，也就是大于第二芯片20的厚度与其锡球32的直径相加后的高度，从而将这些锡球31和32与芯片一起包封在塑封体50内。

综上所述，本发明中第一芯片10的源极12与第二芯片20的漏极23直接电性粘接；而在第一种方案中两个芯片正面的锡球31和32直接在塑封体50外暴露，这种方案下器件的高度基本上为减薄后的第一晶圆100’及第二晶圆200的厚度，加上第二芯片20上的锡球32直径后得到的数值，相比传统封装方式下得到的器件（例如是图1），本发明第一种方案下至少减少了在两个芯片上键接引线或设置金属贴片的高度，以及在这些引线上方封装形成的塑封材料的高度。而本发明第二种方案中还研磨了两个芯片的锡球31和32顶部，使研磨后锡球31’和32’顶面与塑封体50’的顶面齐平，因此进一步减小了半导体器件的高度。所以本发明提供的半导体器件，能够有效减少器件尺寸。并且，本发明中第一芯片10的背面通过第一晶圆100的研磨及背面金属化处理，能够将切割后各个半导体器件41或42的背面暴露出来，因此，相比传统封装方式下得到的器件（例如图1或图2所示），本发明中能够有效改善器件的散热效果。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。例如，上文描述的两个芯片上各类电极的分布位置及数量等仅作为一种示例，不应当构成对本发明其他实施结构的限定。除了上述将第二芯片的背面漏极与第一芯片的正面源极导电粘接以外，还可以根据实际的应用需要，将其中的一种或多种电极相互绝缘地设置到第二芯片的背面，以使第二芯片的这些电极能够与第一芯片正面上对应的一种或多种电极直接导电粘接；而第一或第二芯片的正面上形成并植球的一种或多种电极，则能够与外部电路板等实现电性连接。又例如，上文中电镀或背面金属化使用的材料，锡球的直径及晶圆研磨后的厚度等也只是为了说明高度关系提供的一种示例，可以根据实际的应用情况选择其他不同的参数或材料或者不进行研磨。另外，为了制作形成第一或第二芯片的各类电极，而在晶圆上覆盖若干层薄膜的结构并进行相应工艺处理的步骤等，在本文及附图中没有具体记载，这些都可以根据本领域的常规手段制作形成。而且，本发明所述方法中的各个步骤可以根据实际工艺制程来调整具体的顺序，例如，步骤1中在第一晶圆上形成第一芯片的过程，与步骤2中制成独立的第二芯片的过程，两者可以是在同一时间由不同的设备同时制成的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (21)

1.一种晶圆级半导体器件的封装方法，其特征在于，包含以下步骤：

步骤1，设置一个第一晶圆，在所述第一晶圆上形成有若干个第一芯片，所述第一芯片是一个MOSFET芯片，并且，在任意一个所述第一芯片的正面形成有若干个第一电极和若干个第二电极；所述第一芯片的若干个第一电极，包含该第一芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；所述第一芯片的若干个第二电极，包含该第一芯片的源极、漏极中的任意一种电极；

步骤2，设置一个第二晶圆，在所述第二晶圆上形成有若干个第二芯片，所述第二芯片是一个MOSFET芯片，并且，在任意一个第二芯片的正面形成有若干个第三电极，而在该第二芯片的背面形成有若干个第四电极；所述第二芯片的若干个第四电极，包含该第二芯片的源极、漏极中的任意一种电极；所述第四电极与第二电极是不同种类的电极；对所述第二晶圆进行切割，使得所有的第二芯片被分离成各个单颗的芯片；

步骤3，将每个单颗的第二芯片叠设并粘接到第一晶圆上对应的一个第一芯片上，并且使得每个第二芯片背面的第四电极与第一芯片正面的第二电极通过导电粘接形成电性连接；

步骤4中，对粘接了第二芯片的第一晶圆进行模压封装后，切割第一晶圆形成各个独立的半导体器件，该半导体器件中第一芯片的背面能够暴露设置。

2.如权利要求1所述的封装方法，其特征在于，

步骤1中还包含在所述第一晶圆上植球，使每个所述第一芯片的第一电极上形成有锡球的过程，并且，第一电极上的锡球在回流焊后具有第一直径；

步骤2中还包含在所述第二晶圆上植球，使每个所述第二芯片的第三电极上形成有锡球的过程，并且，第三电极上的锡球在回流焊后具有第二直径。

3.如权利要求2所述的封装方法，其特征在于，

步骤3中粘接时所述第二芯片的厚度值，与第二芯片上锡球的第二直径相加后的高度值，与第一芯片上锡球的第一直径相等；

粘接时所述第二芯片的厚度是第二晶圆的原始厚度，或者是在步骤2中对第二晶圆背部进行研磨后减薄的厚度。

4.如权利要求2或3所述的封装方法，其特征在于，

所述步骤4进一步包含以下过程：

在所述第一晶圆的正面覆盖设定厚度的塑封体，使得该塑封体的厚度值小于第一芯片上锡球的第一直径，并且该塑封体的厚度值小于粘接时第二芯片的厚度值与该第二芯片上的锡球第二直径相加后的高度值，从而将第一、第二芯片的主体都包封在该塑封体内，而同时使得第一、第二芯片上各个锡球的顶部暴露在该塑封体的顶面之外。

5.如权利要求2或3所述的封装方法，其特征在于，

所述步骤4进一步包含以下过程：

首先，在所述第一晶圆的正面覆盖设定厚度的塑封体，使得该塑封体的厚度值大于第一芯片上锡球的第一直径，并且该塑封体的厚度值大于粘接时第二芯片的厚度值与该第二芯片上锡球的第二直径相加后的高度值，从而将第一、第二芯片的主体及第一、第二芯片上的锡球都包封在该塑封体内；

其次，在第一晶圆的正面对塑封体和第一、第二芯片上的锡球进行研磨，以使第一、第二芯片上锡球经过研磨后在塑封体的顶面暴露，并且研磨后这些锡球的顶面不高于塑封体的顶面。

6.如权利要求1所述的封装方法，其特征在于，

步骤1中所设置的第一晶圆的表面经过Ni/Au电镀处理；

步骤2中所设置的第二晶圆的表面也经过Ni/Au电镀处理。

7.如权利要求1所述的封装方法，其特征在于，

步骤2中在切割前，还对所述第二晶圆的背面使用Ti/Ni/Ag或者Ti/Ni/Ag/Ni进行背面金属化处理。

8.如权利要求1所述的封装方法，其特征在于，

步骤4中在切割前，还对所述第一晶圆的背面进行背面金属化处理，此时所述第一晶圆具有原始厚度或者是在背部研磨后具有减薄的厚度。

9.如权利要求8所述的封装方法，其特征在于，

所述第一晶圆的背面金属化处理使用Ti/Ni/Ag/Ni在背部研磨后进行背面金属化处理。

10.如权利要求1所述的封装方法，其特征在于，

所述第一芯片正面的第一电极包含栅极和漏极，所述第一芯片正面的第二电极是源极；

所述第二芯片正面的第三电极包含栅极和源极，所述第二芯片背面的第四电极是漏极，并且，所述第二芯片的漏极通过导电粘接与所述第一芯片的源极形成电性连接。

11.一种晶圆级半导体器件，其特征在于，

包含一个第一芯片，该第一芯片的正面形成有若干个第一电极和若干个第二电极；

所述半导体器件还包含一个第二芯片，该第二芯片的正面形成有若干个第三电极，在该第二芯片的背面形成有若干个第四电极；

所述第二芯片叠设在所述第一芯片上，并使所述第二芯片背面的第四电极导电粘接在所述第一芯片正面的第二电极上，使第四电极和第二电极之间形成电性连接；

所述半导体器件的正面还形成有塑封体，而所述第一芯片的背面暴露在塑封体外设置。

12.如权利要求11所述的半导体器件，其特征在于，

所述第二芯片是一个MOSFET芯片；所述第一芯片是一个MOSFET芯片。

13.如权利要求12所述的半导体器件，其特征在于，

所述第一芯片的第一电极上形成的锡球具有第一直径；

所述第二芯片的第三电极上另外形成的锡球具有第二直径。

14.如权利要求13所述的半导体器件，其特征在于，

所述第二芯片的厚度值，与第二芯片上锡球的第二直径相加后的高度值，与第一芯片上锡球的第一直径相等。

15.如权利要求13或14所述的半导体器件，其特征在于，

所述塑封体在第一芯片上覆盖的厚度值小于第一芯片上锡球的第一直径，并且该塑封体的厚度值也小于第二芯片的厚度值与该第二芯片上的锡球第二直径相加后的高度值，从而将第一、第二芯片的主体都包封在该塑封体内，而同时使得第一、第二芯片上各个锡球的顶部暴露在该塑封体的顶面之外。

16.如权利要求13或14所述的半导体器件，其特征在于，

所述塑封体将第一、第二芯片的主体及第一、第二芯片上的锡球都包封在该塑封体内，并且所述的锡球具有一个研磨平的顶面暴露在塑封体的顶面上与塑封体的顶面共面。

17.如权利要求12所述的半导体器件，其特征在于，

所述第一芯片的表面形成有Ni/Au材料的电镀层；所述第二芯片的表面形成有Ni/Au材料的电镀层。

18.如权利要求12所述的半导体器件，其特征在于，

所述第二芯片的背面形成有Ti/Ni/Ag或者Ti/Ni/Ag/Ni材料的背面金属层；所述第一芯片的背面形成有Ti/Ni/Ag/Ni材料的背面金属层。

19.如权利要求11所述的半导体器件，其特征在于，

所述第一芯片的第一电极或第二电极，是该第一芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第一电极与第二电极是相同种类或不同种类的电极；

所述第二芯片的第三电极或第四电极，是该第二芯片的栅极、源极、漏极中的任意一种电极或任意几种电极；第三电极与第四电极是相同种类或不同种类的电极，并且所述第四电极与第二电极是不同种类的电极。

20.如权利要求11所述的半导体器件，其特征在于，

所述第一芯片正面的第一电极包含栅极和漏极，所述第一芯片正面的第二电极包含源极；

所述第二芯片正面的第三电极包含栅极和源极，所述第二芯片背面的第四电极包含漏极，并且，所述第二芯片的漏极通过导电粘接与所述第一芯片的源极形成电性连接。

21.如权利要求11所述的半导体器件，其特征在于，

所述第二芯片的面积小于所述第一芯片的面积。