CN103531526A - 金属互连结构及其制作方法 - Google Patents

金属互连结构及其制作方法 Download PDF

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Abstract

一种金属互连结构及其制作方法。制作方法包括：提供具有目标电连接区域的半导体衬底；接着在该半导体衬底自下而上依次形成阻挡层、介电层、硬掩膜层；然后在硬掩膜层上定义出用以形成沟槽的条状区域；之后在该条状区域的硬掩膜层上定义出用以形成通孔的图形化光刻胶；随后以该图形化光刻胶为掩膜刻蚀介电层以形成通孔；再接着以条状区域的硬掩膜层为掩膜刻蚀介电层以形成沟槽，此时通孔底部的阻挡层暴露；之后进行干法去除通孔底部的阻挡层以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层之间的尺寸进行扩大；随后在通孔及沟槽内填充导电材质。采用本发明的技术方案，提供了一种无空洞、电连接性能佳的金属互连结构。

Description

金属互连结构及其制作方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种金属互连结构及其制作方法。
背景技术
金属互连结构，是半导体器件不可或缺的结构。在半导体制造过程中，形成的金属互连结构的质量对半导体器件的性能及半导体制造成本有很大影响。
金属互连结构，包括连接各层金属图案的导电插塞，包埋在介电层中。现有技术中，该金属图案一般是通过在沟槽内填充导电材质实现的。随着行业内对金属互连结构的导电性能要求越来越高，使得对沟槽深宽比的要求也有所提高。若继续采用现有的形成沟槽的方法，在形成大的深宽比的沟槽时，易出现开口尺寸小，沟槽内尺寸大的问题，这造成在其内填充导电材质时易出现空洞（Void），不利于金属互连结构的电连接性能。
针对上述问题，本发明提出一种新的金属互连结构及其制作方法加以解决。
发明内容
本发明解决的问题是提出一种新的金属互连结构及其制作方法，以提供一种无空洞、电连接性能佳的金属互连结构。
为解决上述问题，本发明提供一种金属互连结构的制作方法，包括：
提供具有目标电连接区域的半导体衬底；
在所述半导体衬底上自下而上依次形成阻挡层、介电层、硬掩膜层；
在所述硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的硬掩膜层；
利用光刻刻蚀工艺在保留的硬掩膜层上定义出用以形成通孔的图形化光刻胶，定义的所述通孔位于保留的硬掩膜层的相邻条状区域之间；
以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔，所述通孔底部的阻挡层未被去除；
以所述条状区域硬掩膜层为掩膜刻蚀所述介电层以形成沟槽，所述通孔底部的阻挡层暴露；
干法去除所述通孔底部的阻挡层以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层之间的尺寸进行扩大；
在所述通孔及所述沟槽内填充导电材质。
可选地，所述目标电连接区域为前层金属互连结构的金属区域。
可选地，在所述硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的硬掩膜层是采用光刻刻蚀工艺实现的。
可选地，所述相邻条状区域的硬掩膜层之间的尺寸的扩大量的控制通过对半导体衬底的温度控制实现。
可选地，所述硬掩膜层材质为氮化钛，所述阻挡层的材质为氮化硅，干法去除所述通孔底部的阻挡层采用的气体为CF4、C4F8中的至少一种。
可选地，所述半导体衬底的温度范围为60-100摄氏度。
可选地，所述相邻条状区域的硬掩膜层之间的尺寸的扩大量及扩大深度通过OCD测量方法进行监测。
可选地，所述介电层包括介电常数依次增大的第一介电层、第二介电层及第三介电层，所述第一介电层与所述阻挡层相邻，所述第三介电层与所述硬掩膜层相邻。
可选地，所述第一介电层的介电常数k<2.0，第二介电层的介电常数k的范围为2.0-4.0，第三介电层的介电常数k>4.0。
可选地，导电材质为铜、铜合金、铝、铝合金、钨、钨合金、或掺杂多晶硅中的至少一种。
可选地，以所述条状区域的硬掩膜层为掩膜刻蚀所述介电层以形成沟槽步骤中，所述通孔底部的介电层进一步刻蚀直至所述阻挡层暴露。
可选地，以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔步骤中，所述通孔底部的阻挡层暴露。
此外，本发明还提供了上述任一方法形成的金属互连结构。
与现有技术相比，本发明具有以下优点：采用以硬掩膜层作为硬掩膜首先定义出沟槽区域，然后在该定义出的沟槽区域上采用光刻定义通孔的区域，上述通孔落在上述沟槽内，接着在介电层内分别进行通孔与沟槽的刻蚀，随后，干法去除所述通孔底部的阻挡层以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层之间的尺寸进行扩大，这样在去除阻挡层的同时，使得沟槽开口的尺寸扩大，有利于导电材质的填充，避免了金属互连结构出现空洞。
在可选方案中，所述相邻条状区域的硬掩膜层之间的尺寸的扩大量的控制通过对半导体衬底的温度控制实现，采用提升半导体衬底温度，可以增强干法刻蚀气体的刻蚀性能，最终使得在刻蚀去除通孔底部的阻挡层的同时对相邻条状区域的硬掩膜层之间的尺寸进行扩大，在沟槽内形成了一个大的开口。
附图说明
图1是本发明实施例提供的金属互连结构的制作方法流程图；
图2是图1流程中提供的半导体衬底的立体结构示意图；
图3是图2中沿Ⅰ-Ⅰ线的剖视结构示意图；
图4至图6是依据图1中流程形成的金属互连结构的中间结构截面示意图；
图7至图8是依据图1中流程形成的金属互连结构的两个中间结构的立体结构示意图；
图9是图8中沿Ⅱ-Ⅱ线的剖视结构示意图；
图10是依据图1中流程形成的金属互连结构的再一个中间结构的立体结构示意图；
图11是图10中沿Ⅲ-Ⅲ线的剖视结构示意图；
图12是依据图1中流程形成通孔的立体结构示意图；
图13是图12中沿Ⅳ-Ⅳ线的剖视结构示意图；
图14是依据图1中流程形成沟槽的立体结构示意图；
图15是依据图1中流程形成的金属互连结构的再一个中间结构的截面示意图；
图16是依据图1中流程形成的金属互连结构的最终结构的截面示意图。
具体实施方式
针对现有技术在介电层内制作的大深宽比沟槽在填充导电材质时具有填充困难的问题，本发明采用以硬掩膜层作为硬掩膜首先定义出沟槽区域，然后在该定义出的沟槽区域上采用光刻定义通孔的区域，上述通孔落在上述沟槽内，接着在介电层内分别进行通孔与沟槽的刻蚀，随后，干法去除所述通孔底部的阻挡层以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层之间的尺寸进行扩大，这样在去除阻挡层的同时，使得沟槽开口的尺寸扩大，有利于导电材质的填充，避免了金属互连结构出现空洞。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理，因此，未按比例制图。
本发明提出的金属互连结构的制作方法，属于半导体领域的后段制程，因而，本实施例以在前层金属互连结构的上形成与之电连接的金属互连结构为例，详细介绍本发明的制作方法。
首先结合图1的流程图，执行步骤S11，提供半导体衬底，所述半导体衬底上具有目标电连接区域，其中，该目标电连接区域为前层金属互连结构的金属区域。其它实施例中，该目标电连接区域也可以为晶体管的源极、栅极或漏极。
本实施例中，基底可以为硅、锗或硅锗等，其上形成有多种有源、无源器件。有源器件例如为平面晶体管MOS，其结构包括源极、漏极、源极与漏极之间的沟道区上依次形成有栅极绝缘层、栅极。其它实施例中，该MOS晶体管也可以为沟槽型MOS晶体管（Trench MOS）。MOS晶体管的源极、漏极、栅极上还可以形成有金属硅化物以减小接触电阻。
大部分情况下，有源、无源器件需经过多层金属互连结构与其它器件或控制电路形成电连接，以实现各自功能。例如，MOS晶体管通过8层金属互连结构与位线、字线等相连，在8层金属互连结构之间，具体地，MOS晶体管与第一层金属图案（Metal 1）之间、各层金属图案（Metal 1，Metal 2,……）之间通过导电插塞实现互连。参见图2所示，金属互连结构的金属区域，也称金属图案31为本实施例的目标电连接区域。该金属图案31之间形成有起电绝缘作用的介电层30，金属图案31与其间的介电层30形成在采用本实施例提供的制作方法制作的金属互连结构之前，也称前层的金属图案31、前层的介电层30。包含前层的金属图案31的基底为本实施例的半导体衬底。其它实施例中，MOS晶体管的源极、漏极、栅极也可以为本发明的目标电连接区域，包含MOS晶体管的源极、漏极、栅极的基底为本发明的半导体衬底。可以看出，图2中的金属区域31为2个，为方便理解本实施例的技术方案，本实施例还给出了图2中沿Ⅰ-Ⅰ线的剖视图，参照图3所示，即显示了其中一个金属区域31的截面结构。
接着执行步骤S12，如图4所示，在所述半导体衬底上形成阻挡层32。
该阻挡层32的作用是防止金属图案31的原子扩散入同层或之后形成的上层介电层中。该阻挡层32的材质可以选择现有的可以实现上述功能的材质，例如氮化硅、氮氧化硅或碳化硅。
接着执行步骤S13，如图5所示，在所述阻挡层32上形成介电层33。
本步骤中，该介电层可以采用TEOS形成的二氧化硅，其介电常数大约4.2左右。然而，在金属互连结构中，被介电层隔绝的两金属结构之间会有寄生电容，该寄生电容不利于半导体器件的性能，过大甚至会导致介电层被击穿。为了降低介电层的寄生电容，本实施例优选采用介电常数小的材质作为介电层，例如低K材质（介电常数2.0≤k≤4.0）或超低K材质（介电常数k<2.0），但该些材质其比较松软，机械强度差，在形成大的深宽比的沟槽时，会出现开口尺寸小，沟槽内尺寸大的问题，这不利于对其内填充导电材质。针对上述问题，本实施例中的介电层33包括介电常数依次增大的第一介电层（未图示）、第二介电层（未图示）及第三介电层（未图示），所述第一介电层与所述阻挡层32相邻，所述第三介电层与后续形成的硬掩膜层相邻，这样，第一介电层可以选择超低K材质（介电常数k<2.0），第二介电层选择低K材质（介电常数2.0≤k≤4.0），第三介电层选择二氧化硅（介电常数k>4.0），实现了即降低了介电层33的寄生电容，又避免了全部采用超低K材质时，介电层机械强度差造成该层易变形的问题。其它实施例中，该超低K材质与低K材质可以交叠设置多次，此外，处于上方的二氧化硅其硬度较大，也可以防止后续在其上形成的金属层内的金属原子扩散入介电层中。
执行步骤S14，如图6所示，在所述介电层33上形成硬掩膜层34。
该硬掩膜层34在刻蚀形成沟槽过程中做掩膜使用，可以实现上述功能的材质都为本发明的保护范围。本实施例中，其材质为氮化钛（TiN）。
执行步骤S15，在所述硬掩膜层34上定义出用以形成沟槽的条状区域34’，去除所述条状区域外的硬掩膜层34。
本步骤是采用光刻、刻蚀工艺实现的。具体地，在硬掩膜层34的表面旋转涂布光刻胶，利用具有对应沟槽位置的条状区域的图形化掩膜板对该光刻胶进行曝光，之后显影形成如图7所示的图形化的光刻胶35。
接着以该图形化的光刻胶35为掩膜刻蚀硬掩膜层34，去除光刻胶残留物后，保留的多个呈条状的硬掩膜层34’，也称保留的硬掩膜层如图8所示。可以看出，相邻条状区域的硬掩膜层34’之间的区域用于形成沟槽。为方便理解本实施例的技术方案，本实施例还给出了图8中沿Ⅱ-Ⅱ线的剖视图，参照图9所示，即显示了其中一个金属区域31与硬掩膜层34’位置的对应关系。
然后执行步骤S16，如图10所示，利用光刻刻蚀工艺在保留的硬掩膜层34’上定义出用以形成通孔37的图形化光刻胶36，定义的所述通孔37位于保留的硬掩膜层34’的相邻条状区域之间。
本步骤的光刻、刻蚀工艺与步骤S15相比，除了掩膜板上图案不同外，工艺流程大致相同。同样，本实施例也给出了图10中沿Ⅲ-Ⅲ线的剖视图，参照图11所示，即显示了其中一个金属区域31与通孔37位置的对应关系。可以看出，通孔37的底部落在前层金属互连结构的金属区域31。
之后，执行步骤S17，以所述图形化光刻胶36为掩膜刻蚀所述介电层33以形成通孔37，所述通孔37底部的阻挡层32未被去除。
本步骤在执行过程中，形成通孔37有两种方案：1）以所述图形化光刻胶36为掩膜刻蚀所述介电层33至阻挡层32暴露停止；2）以所述图形化光刻胶36为掩膜刻蚀所述介电层33，并预留距离阻挡层32一定高度停止，该预留高度的介电层33在步骤S18的沟槽的刻蚀过程中被刻蚀去除至阻挡层32被暴露。本实施例采用第一种方案，对应的立体结构如图12所示，为方便结合图11理解，本实施例也提供了对图12中沿Ⅳ-Ⅳ直线的剖视图图13。
本步骤采用的刻蚀气体可以为CCl4或CF4。
接着执行步骤S18，如图14所示，去除残留的光刻胶，以所述条状区域的硬掩膜层34’为掩膜刻蚀所述介电层33以形成沟槽38，所述通孔37底部的阻挡层32暴露。
本步骤采用的刻蚀气体可以为CCl4或CF4。
执行步骤S19，干法去除所述通孔37底部的阻挡层32以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层34’之间的尺寸进行扩大。本步骤形成的结构示意图如图15所示。结合图13与图15，可以看出，沟槽38底部的宽度与通孔37的直径大小相等，沟槽38顶部的宽度由于相邻条状区域的硬掩膜层34’之间扩大被扩大，大于底部宽度。其它实施例中，沟槽38底部的宽度也可以根据需要大于通孔37的直径。
本实施例中，相邻条状区域的硬掩膜层34’之间的尺寸的扩大量及扩大深度通过光学关键尺寸（OCD）测量方法进行监测。OCD方法测量扩大量原理如下：半导体衬底上的每个条状区域的硬掩膜层34’可视作一反射条状区域，OCD方法通过将一束偏振光投射到多个所述硬掩膜层34’的侧壁的顶部和底部，经所述顶部的侧壁和底部的侧壁表面反射后产生相位差，多个侧壁的顶部与其底部的表面的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与相邻条状区域的硬掩膜层34’之间的距离，所述侧壁顶部与底部的尺寸差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的硬掩膜层34’之间的尺寸的扩大量。
OCD方法测量扩大深度原理如下：半导体衬底上的每个条状区域的硬掩膜层34’可视作一反射条状区域，OCD方法通过将一束偏振光投射到多个所述条状区域的硬掩膜层34’的侧壁的顶部和底部之间的不同深度，经所述顶部的侧壁和底部之间的不同深度的侧壁表面反射后产生相位差，多个侧壁的顶部与其底部之间的相同深度的侧壁表面的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与相邻条状区域的硬掩膜层34’之间沟槽的深度，所述侧壁顶部与底部之间的不同深度的差值有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的硬掩膜层34’之间的尺寸的扩大深度。
此外，本发明人发现，采用常规去除阻挡层32工艺的温度无法实现相邻条状区域的硬掩膜层34’之间的尺寸的扩大，针对上述问题，本实施例通过对半导体衬底的温度控制使其温度提高以实现上述对硬掩膜层34’之间的尺寸的扩大量的实现。此外，硬掩膜层34’材质，阻挡层32材质、干法去除阻挡层32的刻蚀气体及工艺参数都相同的条件下，半导体衬底温度不同时，相邻条状区域的硬掩膜层34’之间的尺寸的扩大量不同。具体地，温度越高，相邻条状区域的硬掩膜层34’之间的尺寸的扩大量越大，即沟槽38开口处的尺寸越大。本实施例中，硬掩膜层34’材质为氮化钛，阻挡层32材质为氮化硅，所述半导体衬底的温度范围为60-100摄氏度时，采用干法刻蚀气体为CF4或C4F8，既可实现对阻挡层32的去除，又对硬掩膜层34’及对沟槽38开口处进行了部分刻蚀，扩大了沟槽38的开口。
另外，所述沟槽38的开口尺寸的扩大深度的控制可以通过干法刻蚀时间长短控制实现，时间越长，扩大深度越大。
本实施例中，该目标电连接区域为前层的金属图案31。
最后执行步骤S20，如图16所示，在所述通孔37及所述沟槽38内填充导电材质39。
本步骤中，导电材质39可以选用现有的具有导电功能的材质，例如为铜、铜合金等。由于在介电层33的沟槽38开口处进行了扩大，因而，在填充导电材质39时不会出现空洞问题。填充入沟槽38的导电材质构成金属图案。
至此，一层金属互连结构已制作完成。
在具体实施过程中，在需要制作多层金属连接结构时，可以重复执行步骤S11-S20多次。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种金属互连结构的制作方法，其特征在于，包括：
提供具有目标电连接区域的半导体衬底；
在所述半导体衬底上形成阻挡层；
在所述阻挡层上形成介电层；
在所述介电层上形成硬掩膜层；
在所述硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的硬掩膜层；
利用光刻刻蚀工艺在保留的硬掩膜层上定义出用以形成通孔的图形化光刻胶，定义的所述通孔位于所述保留的硬掩膜层的相邻条状区域之间；
以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔；
以所述条状区域的硬掩膜层为掩膜刻蚀所述介电层以形成沟槽，所述通孔底部的阻挡层暴露；
干法去除所述通孔底部的阻挡层以使半导体衬底的目标电连接区域暴露，并将相邻条状区域的硬掩膜层之间的尺寸进行扩大；
在所述通孔及所述沟槽内填充导电材质。
2.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述目标电连接区域为前层金属互连结构的金属区域。
3.根据权利要求1所述的金属互连结构的制作方法，其特征在于，在所述硬掩膜层上定义出用以形成沟槽的条状区域，去除所述条状区域外的硬掩膜层是采用光刻刻蚀工艺实现的。
4.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述相邻条状区域的硬掩膜层之间的尺寸的扩大量的控制通过对半导体衬底的温度控制实现。
5.根据权利要求4所述的金属互连结构的制作方法，其特征在于，所述硬掩膜层材质为氮化钛，所述阻挡层的材质为氮化硅，干法去除所述通孔底部的阻挡层采用的气体为CF4、C4F8中的至少一种。
6.根据权利要求5所述的金属互连结构的制作方法，其特征在于，所述半导体衬底的温度范围为60-100摄氏度。
7.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述相邻条状区域的硬掩膜层之间的尺寸的扩大量及扩大深度通过OCD测量方法进行监测。
8.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述介电层包括介电常数依次增大的第一介电层、第二介电层及第三介电层，所述第一介电层与所述阻挡层相邻，所述第三介电层与所述硬掩膜层相邻。
9.根据权利要求8所述的金属互连结构的制作方法，其特征在于，所述第一介电层的介电常数k<2.0，第二介电层的介电常数k的范围为2.0-4.0，第三介电层的介电常数k>4.0。
10.根据权利要求1所述的金属互连结构的制作方法，其特征在于，所述导电材质为铜、铜合金、铝、铝合金、钨、钨合金、或掺杂多晶硅中的至少一种。
11.根据权利要求1所述的金属互连结构的制作方法，其特征在于，以所述条状区域的硬掩膜层为掩膜刻蚀所述介电层以形成沟槽步骤中，所述通孔底部的介电层进一步刻蚀直至所述阻挡层暴露。
12.根据权利要求1所述的金属互连结构的制作方法，其特征在于，以所述图形化光刻胶为掩膜刻蚀所述介电层以形成通孔步骤中，所述通孔底部的阻挡层暴露。
13.一种根据上述权利要求1至12中任意一项的制作方法形成的金属互连结构。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377180A (zh) * 2014-11-24 2015-02-25 苏州晶方半导体科技股份有限公司 硅通孔结构及其形成方法
WO2020135012A1 (zh) * 2018-12-28 2020-07-02 芯创智（北京）微电子有限公司 一种集成电路精密图形制备方法
US20220102198A1 (en) * 2020-09-28 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing line end spacing and semicondcutor devices manufactured thereof
CN116053203A (zh) * 2023-03-07 2023-05-02 合肥晶合集成电路股份有限公司 互连结构的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010046783A1 (en) * 2000-05-25 2001-11-29 Takeshi Furusawa Semiconductor device and manufacturing method thereof
US20040266106A1 (en) * 2003-06-30 2004-12-30 Hynix Semiconductor Inc. Method for forming bit line of flash device
CN1873944A (zh) * 2005-05-30 2006-12-06 富士通株式会社 半导体器件及其制造方法
US20060276031A1 (en) * 2005-06-03 2006-12-07 Dongbu Electronics Co., Ltd. Method for forming via-hole in semiconductor device
CN101587855A (zh) * 2008-05-20 2009-11-25 中芯国际集成电路制造(上海)有限公司 一种过孔和金属沟槽的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010046783A1 (en) * 2000-05-25 2001-11-29 Takeshi Furusawa Semiconductor device and manufacturing method thereof
US20040266106A1 (en) * 2003-06-30 2004-12-30 Hynix Semiconductor Inc. Method for forming bit line of flash device
CN1873944A (zh) * 2005-05-30 2006-12-06 富士通株式会社 半导体器件及其制造方法
US20060276031A1 (en) * 2005-06-03 2006-12-07 Dongbu Electronics Co., Ltd. Method for forming via-hole in semiconductor device
CN101587855A (zh) * 2008-05-20 2009-11-25 中芯国际集成电路制造(上海)有限公司 一种过孔和金属沟槽的制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377180A (zh) * 2014-11-24 2015-02-25 苏州晶方半导体科技股份有限公司 硅通孔结构及其形成方法
CN104377180B (zh) * 2014-11-24 2018-09-28 苏州晶方半导体科技股份有限公司 硅通孔结构及其形成方法
WO2020135012A1 (zh) * 2018-12-28 2020-07-02 芯创智（北京）微电子有限公司 一种集成电路精密图形制备方法
US20220102198A1 (en) * 2020-09-28 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing line end spacing and semicondcutor devices manufactured thereof
CN116053203A (zh) * 2023-03-07 2023-05-02 合肥晶合集成电路股份有限公司 互连结构的制备方法

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