CN103457584A - 正弦脉宽调制归一化地址发生器 - Google Patents
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Abstract
本发明涉及一种正弦脉宽调制归一化地址发生器。它包括输入输出I/O端口、分频地址计数器模块Carrier_N、正弦调制波与三角载波数据存储单元、调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add，所述各模块通过局部总线相互连接。本发明立足SPWM调制中不同载波比与调制比会对调制结果产生不同SPWM波形，巧妙设计计数器、移位寄存器和加法器，并在SPWM调制时把正弦调制波与三角载波的交点相对位置与调制波地址计数器对应起来，实现地址计数器的归一化输出，即输出的是归一化地址；这样针对任意具体周期的SPWM波，只需使用脉冲计数器与这款正弦脉宽调制归一化地址发生器输出的归一化地址具体解析进行比较便可以实现SPWM波的输出。本发明从实际出发，设计了一款正弦脉宽调制归一化地址发生器，具有可操作性。
Description
技术领域
本发明涉及一种正弦脉宽调制归一化地址发生器。
背景技术
PWM (Pulse Width Modulation)调制技术源于通讯调制，基于调制波与载波的比较。所谓PWM脉宽调制技术是用一种参考波（通常是正弦波，有时也采用梯形波或注入零序谐波的正弦波或方波等）为调制波（Modulating Wave)，而以N倍于调制波频率的三角波（有时也用锯齿波）为载波（Carrier Wave）进行波形比较，在调制波大于载波的部分产生一组幅值相等，而宽度正比于调制波的矩形脉冲序列用来等效调制波，用开关量取代模拟量，并通过对逆变电源开关管的通/断控制，把直流电变成交流电。当调制波为正弦波时，输出矩形脉冲序列的脉冲宽度按正弦规律变化，这种调制技术通常又称为SPWM（Sinusoidal Pulse Width Modulation，正弦脉宽调制)技术。
基于SPWM源于正弦调制波与三角载波的比较，现有技术中，就二者之间的比较过程，多数采用方法为，在具体所需调制波或载波周期下，通过对正弦调制波与三角载波当前计数器值进行比较，以输出所需要的SPWM波，但是这些方法通常不够灵活。
本发明立足归一化原理，从正弦调制波与三角载波数值相对交点出发，设计了一个正弦脉宽调制归一化地址发生器。
发明内容
本发明的目的在于针对已有技术存在的缺陷和不足，提供一种正弦脉宽调制归一化地址发生器，可以在SPWM调制时把正弦调制波与三角载波的交点相对位置与地址计数器对应起来，实现地址计数器的归一化输出，即输出的是归一化地址；这样针对任意具体周期的SPWM波，只需使用脉冲计数器与这款正弦脉宽调制归一化地址发生器输出的归一化地址具体解析值进行比较便可以实现SPWM波的输出。
为达到上述目的，本发明的构思是：
数字系统中，以数字量来描述模拟量。在描述一个模拟量时，所用的数字量位数越多精度越高，但由于硬件资源的局限不可能无限制的扩大数字量位数。在设计SPWM数字系统时，正弦调制波与三角载波的比较运算其实是用一系列阶梯波来代替。这就会引发一系列问题，首先，当数字量位不够多时，正弦调制波与三角载波的交点就会出现遗漏，进而不能产生正确的SPWM，如果用于实际操作时可能会引发灾难性后果；再者，在用数字量模拟正弦调制波与三角载波时，还可能会在真实交点之后出现虚假的交点，这同样会引起不可估计的后果。通过计算，在SPWM调制中，取正弦载波调制度为1，正弦波与三角波的载波比为31的情况下，正弦调制波与三角载波二者所有交点中相距最近的两个点的横坐标值占整个正弦调制波周期的万分之三左右，当取一个正弦波周期内其横坐标（即地址计数器）为13位其精度可达到万分之一点三，这样就便可以在原理上可以使正弦调制波与三角载波的交点不出现遗漏，至于具体实现时还需要做相应的处理；对于正弦调制波与三角载波出现的虚假交点，由于此时不可能会连续出现真实的交点，因此在具体设计时将此虚假的连续交点予以取消。
根据上述发明构思，本发明采用下述技术方案：
一种正弦脉宽调制归一化地址发生器，包括输入输出I/O端口、分频地址计数器模块Carrier_N、正弦调制波与三角载波数据存储单元、调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add，其特征在于，所述各模块通过局部总线相互连接。
所述输入输出I/O端口包括系统时钟信号端Clk、复位信号端Rst、载波比信号输入端Carrier_N[4:0]、调制比信号输入端Modulation_M[2:0]、正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]；所述系统时钟信号端Clk和复位信号端Rst与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元、调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add相互连接，提供时钟和复位信号；所述载波比信号输入端Carrier_N[4:0]与分频地址计数器模块Carrier_N、正弦调制波与三角载波归一化地址输出器模块Normalization_add相连；所述调制比信号输入端Modulation_M[2:0]与调制比移位加法器模块Modulation_M相连；所述正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add相连。
所述分频地址计数器模块Carrier_N包含有第一~第三3个加法器、第一和第二两个选择器Mux、一个5位寄存器Car_N_counter[4:0]、一个13位寄存器sin_add[12:0]、一个1位寄存器ENA、一个13位寄存器tri_add[12:0]、第一和第二两个比较器以及输入信号端CLK、Rst、Carrier_N[4:0]和输出信号Sin_add[12:0]、Tri_add[12:0]、Ena。所述输入信号端CLK和Rst连接到5位寄存器Car_N_counter[4:0]、13位寄存器sin_add[12:0]、1位寄存器ENA、13位寄存器tri_add[12:0]的时钟端和复位端；所述第一加法器的两个输入端为5’h01和5位寄存器Car_N_counter[4:0]的输出信号；所述第一选择器Mux的两个输入端为5’h01和第一加法器的输出信号，其输出信号连接5位寄存器Car_N_counter[4:0]；所述第一比较器的两个输入端为Carrier_N[4:0]和5位寄存器Car_N_counter[4:0]的输出信号，其输出信号连接两个选择器Mux的控制信号端；所述第二加法器的输入信号为13’h0001和13位寄存器sin_add[12:0]的输出信号；所述第二选择器Mux的输入信号为第二加法器的输出信号和13位寄存器sin_add[12:0]的输出信号，其输出信号连接13位寄存器sin_add[12:0]输入；所述13位寄存器sin_add[12:0]的输出端连接分频地址计数器模块Carrier_N输出端Sin_add[12:0]；所述第二比较器的两个输入信号为13’h1FFF和13位寄存器sin_add[12:0]的输出，其输出连接5位寄存器Car_N_counter[4:0]、13位寄存器sin_add[12:0]、1位寄存器ENA的使能端；所述1位寄存器ENA输入信号连接信号’1’，输出连接13位寄存器tri_add[12:0]的使能端和分频地址计数器模块Carrier_N输出端Ena；所述第三加法器的输入信号连接13’h0001和13位寄存器tri_add[12:0]的输出信号；所述13位寄存器tri_add[12:0]输入信号连接第三加法器的输入，输出信号连接第三加法器的输入和分频地址计数器模块Carrier_N输出端Tri_add[12:0]。所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口连接、输出信号Tri_add[12:0]与正弦调制波与三角载波数据存储单元连接、输出信号Sin_add[12:0]与正弦调制波与三角载波数据存储单元和正弦调制波与三角载波归一化地址输出器模块Normalization_add连接、输出信号Ena与调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add连接。所述分频地址计数器模块Carrier_N的输入端CLK和Rst提供时钟和复位信号；加法计数器Car_N_counter[4:0]用于与输入端Carrier_N[4:0]进行比较，其比较输出信号连接到地址计数器sin_add[12:0]和tri_add[12:0]的使能端，实现其地址计数器分频计数，sin_add[12:0]和tri_add[12:0]的输出连接信号端Sin_add[12:0]和Tri_add[12:0]作为输出；地址计数器sin_add[12:0]输出信号与13’h1FFFF比较，其结果作为输出信号连接Ena输出。所述分频地址计数器模块Carrier_N用于实现把所输入载波比Carrier_N[4:0]进行指令分析，产生分别用于正弦调制波与三角载波数据存储单元中所需地址信号，并为调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add提供局部控制信号。
所述正弦调制波与三角载波数据存储单元包含有两组存储区域，分别为Carrier_RAM(8192x13bit)和Sin_RAM（8192x13bit），存储着一个完整周期内的正弦调制波与三角载波的数字量，根据分频地址计数器模块Carrier_N输入的地址信号对应输出正弦调制波与三角载波的数字量用于调制比移位加法器模块Modulation_M和正弦调制波与三角载波归一化地址输出器模块Normalization_add的运算。
所述调制比移位加法器模块Modulation_M包含有第一和第二两个减法器、第三和第四两个比较器、两组各8个移位寄存器、第四和第五两个加法器、第三和第四两个选择器Mux、一个13位寄存器Sin_M[12:0]以及输入信号端CLK、Rst、Ena、Sin[12:0]、Modulation_M[2:0]和输出信号端Sin_M[12:0]；所述输入信号端CLK、Rst、Ena连接到两组各8个移位寄存器、13位寄存器Sin_M[12:0]（4.11）的时钟端、复位端和使能端；所述第三比较器的正负端分别连接13’h0800和输入信号Sin[12:0]，输出连接第一减法器的控制端和第三选择器Mux的控制端；所述第四比较器的正负端分别连接输入信号Sin[12:0]和13’h0800，其输出信号连接第二减法器的控制端和第四选择器Mux的控制端；所述第一减法器的正负端连接输入信号Sin[12:0]和13’h0800，输出连接第一组8个移位寄存器中第一个寄存器的输入端；所述第二减法器的正负端连接输入信号13’h0800和Sin[12:0]，输出连接第二组8个移位寄存器中第一个寄存器的输入端；所述第四加法器的输入信号为第一组8个移位寄存器的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第一个选择器Mux的输入端；所述第二个加法器的输入信号为第二组8个移位寄存器的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第三选择器Mux的输入端；所述第三选择器Mux的另一个输入连接13位寄存器Sin_M[12:0]的输出信号，其输出信号连接第四选择器Mux的输入；所述第四选择器Mux的输出连接13位寄存器Sin_M[12:0]的输入信号；所述13位寄存器Sin_M[12:0]输出信号连接第三选择器Mux的输入和调制比移位加法器模块Modulation_M输出端Sin_M[12:0]；所述输入信号CLK、Rst和Modulation_M[2:0]与输入输出I/O端口连接、输入信号Sin[12:0]与正弦调制波与三角载波数据存储单元连接、输入信号Ena与分频地址计数器模块Carrier_N连接、输出信号Sin_M[12:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add连接；所述调制比移位加法器模块Modulation_M的输入端CLK、Rst和Ena提供时钟、复位和使能信号；输入信号Sin[12:0]与13’h0800，其比较结果有大于等于以及小于这两种情况，分别控制着一个减法器，减法器的两个输入端为Sin[12:0]与13’h0800，二者的差值结果分别连接一组8个移位寄存器，移位寄存器的输出端分别连接到选择加法器的输入端；输入信号Modulation_M[2:0]连接选择加法器的控制端，选择加法器输出端分别连接到两个选择器Mux的输入端，Mux控制端分别来自Sin[12:0]与13’h0800比较结果，Mux输出连接寄存器sin_M[12:0]，sin_M[12:0]结果作为输出信号连接Sin_M[12:0]输出；所述调制比移位加法器模块Modulation_M用于实现把所输入的调制比Modulation_M[2:0]进行指令分析，结合分频地址计数器模块Carrier_N输出的控制信号产生所需要调制比下的正弦调制波数字量值给正弦调制波与三角载波归一化地址输出器模块Normalization_add。
所述正弦调制波与三角载波归一化地址输出器模块Normalization_add包括第五~第八4个比较器、第六和第七两个加法器，一个或门or、一个与门add、第五~第八4个选择器Mux、一个5位寄存器Dalay_C[4:0]、一个反相器、一个6位寄存器nor_c[5:0]、一个13位寄存器nor_a[12:0]以及输入信号端CLK、Rst、Ena、Carrier_N[4:0]、Sin_add[12:0]、Sin_M[12:0]、Tri[12:0]和输出信号端Nor_counter[5:0]、Nor_add[12:0]；所述输入信号CLK连接5位寄存器Dalay_C[4:0]、6位寄存器nor_c[5:0]、13位寄存器nor_a[12:0]的时钟信号端；所述输入信号Rst连接6位寄存器nor_c[5:0]、13位寄存器nor_a[12:0]的复位端；所述第五个比较器的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add输入信号Tri[12:0]和Sin_M[12:0]，其输出信号连接或门or的一个输入端；所述第六比较器的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add输入信号Sin_M[12:0]和Tri[12:0]，其输出信号连接或门or的另一个输入端；所述第五选择器Mux的输入信号为1’h1和或门or的输出信号，其控制端为第七比较器的输出信号；所述与门add的两个输入为正弦调制波与三角载波归一化地址输出器模块Normalization_add输入信号Ena和第五选择器Mux的输出信号，其输出端连接第六选择器Mux的控制端和5位寄存器Dalay_C[4:0]的使能端；第六加法器的两个输入端连接5’h01和第八比较器的输出信号；所述第六选择器Mux的输入信号为第六加法器的输出和第八比较器的输出信号，输出信号连接5位寄存器Dalay_C[4:0]的输入；所述第七比较器的输入连接5’h00和5位寄存器Dalay_C[4:0]的输出；所述第八比较器的输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add输入信号Carrier_N[4:0]和5位寄存器Dalay_C[4:0]的输出，其输出连接5位寄存器Dalay_C[4:0]的清零端和反相器的输入；所述第七加法器的输入信号为5’h01和6位寄存器nor_c[5:0]的输出；所述第七选择器Mux的输入为6位寄存器nor_c[5:0]的输出和第七加法器的输出，其控制信号连接反相器的输出；所述第八选择器Mux的输入连接正弦调制波与三角载波归一化地址输出器模块Normalization_add输入信号Sin_add[12:0]和13位寄存器nor_a[12:0]的输出，其控制信号连接反相器的输出；所述6位寄存器nor_c[5:0]的输入连接第七选择器Mux的输出端，其使能端连接反相器的输出，其输出端连接第七加法器的输入和第七选择器Mux的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add输出信号端Nor_counter[5:0]；所述13位寄存器nor_a[12:0]的输入连接第八选择器Mux的输出端，其使能端连接反相器的输出，其输出端连接第八选择器Mux的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add输出信号端Nor_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口连接、输入信号Ena和Sin_add[12:0]与分频地址计数器模块Carrier_N连接、输入信号Tri[12:0]与正弦调制波与三角载波数据存储单元连接、输入信号Sin_M[12:0]与调制比移位加法器模块Modulation_M连接、输出信号Nor_add[12:0]和Nor_counter[5:0]与输入输出I/O端口连接；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add的输入端CLK和Rst提供时钟和复位信号；输入信号Sin_M[12:0]和Tri[12:0]，其比较结果连接或门or与选择器Mux，输入信号Ena与Mux输出信号连接与门and，其相与结果连接延时计数器Delay_C[4:0]使能端，Delay_C[4:0]输出结果分别与5’h00和输入信号Carrier_N[4:0]相连，实现对Sin_M[12:0]和Tri[12:0]比较结果的控制与对Delay_C[4:0]的赋值操作以及对归一化地址寄存器nor_a[12:0]和归一化地址计数器nor_c[5:0]的使能；输入信号Sin_add[12:0]连接归一化地址寄存器nor_a[12:0]；nor_a[12:0]与nor_c[5:0]结果作为输出信号分别连接Nor_add[12:0]和Nor_counter[5:0]输出；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add用于实现调制比移位加法器模块Modulation_M给出的正弦调制波与与三角载波数据存储单元给出的三角载波之间的比较，输出二者交点处的正弦调制波归一化地址和其相应的计数值。
本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著技术进步：本发明立足SPWM调制中不同载波比与调制比会对调制结果产生不同SPWM波形，巧妙设计计数器、移位寄存器和加法器，并在SPWM调制时把正弦调制波与三角载波的交点相对位置与调制波地址计数器对应起来，实现地址计数器的归一化输出，即输出的是归一化地址；这样针对任意具体周期的SPWM波，只需使用脉冲计数器与这款正弦脉宽调制归一化地址发生器输出的归一化地址具体解析值进行比较便可以实现SPWM波的输出。本发明从实际出发，设计了一款正弦脉宽调制归一化地址发生器，具有可操作性。
附图说明：
图1是正弦调制波与三角载波交点相对位置与地址计数器解析图
图2是数字系统中一个正弦调制波周期内正弦调制波与三角载波交点情况。
图3正弦脉宽调制归一化地址发生器结构框图。
图4分频地址计数器Carrier_N电路实现。
图5调制比移位加法器Modulation_M电路实现。
图6正弦调制波三角载波归一化地址输出器Normalization_add电路实现。
图7正弦脉宽调制归一化地址发生器仿真波形图。
具体实施方式
下面结合附图以及优选实施例对本发明作进一步的详细说明。
实施例一：参见图3，本正弦脉宽调制归一化地址发生器，包括输入输出I/O端口（1）、分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），其特征在于，所述各模块通过局部总线相互连接。
实施例二：参见图3至图6，本实施例与实施例一基本相同，特征之处如下：
所述输入输出I/O端口（1）包括系统时钟信号端Clk、复位信号端Rst、载波比信号输入端Carrier_N[4:0]、调制比信号输入端Modulation_M[2:0]、正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]；所述系统时钟信号端Clk和复位信号端Rst与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相互连接，提供时钟和复位信号；所述载波比信号输入端Carrier_N[4:0]与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连；所述调制比信号输入端Modulation_M[2:0]与调制比移位加法器模块Modulation_M（4）相连；所述正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连。
所述分频地址计数器模块Carrier_N（2）包含有第一~第三3个加法器（2.1、2.2、2.3）、第一和第二两个选择器Mux（2.4、2.5）、一个5位寄存器Car_N_counter[4:0]（2.6）、一个13位寄存器sin_add[12:0]（2.7）、一个1位寄存器ENA（2.8）、一个13位寄存器tri_add[12:0]（2.9）、第一和第二两个比较器（2.10、2.11）以及输入信号端CLK、Rst、Carrier_N[4:0]和输出信号Sin_add[12:0]、Tri_add[12:0]、Ena；所述输入信号端CLK和Rst连接到5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）、13位寄存器tri_add[12:0]（2.9）的时钟端和复位端；所述第一加法器（2.1）的两个输入端为5’h01和5位寄存器Car_N_counter[4:0]（2.6）的输出信号；所述第一选择器Mux（2.4）的两个输入端为5’h01和第一加法器（2.1）的输出信号，其输出信号连接5位寄存器Car_N_counter[4:0]（2.6）；所述第一比较器（2.10）的两个输入端为Carrier_N[4:0]和5位寄存器Car_N_counter[4:0]（2.6）的输出信号，其输出信号连接两个选择器Mux（2.4、2.5）的控制信号端；所述第二加法器（2.2）的输入信号为13’h0001和13位寄存器sin_add[12:0]（2.7）的输出信号；所述第二选择器Mux（2.5）的输入信号为第二加法器（2.2）的输出信号和13位寄存器sin_add[12:0]（2.7）的输出信号，其输出信号连接13位寄存器sin_add[12:0]（2.7）输入；所述13位寄存器sin_add[12:0]的输出端连接分频地址计数器模块Carrier_N（2）输出端Sin_add[12:0]；所述第二比较器（2.11）的两个输入信号为13’h1FFF和13位寄存器sin_add[12:0]（2.7）的输出，其输出连接5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）的使能端；所述1位寄存器ENA（2.8）输入信号连接信号’1’，输出连接13位寄存器tri_add[12:0]（2.9）的使能端和分频地址计数器模块Carrier_N（2）输出端Ena；所述第三加法器（2.3）的输入信号连接13’h0001和13位寄存器tri_add[12:0]（2.9）的输出信号；所述13位寄存器tri_add[12:0]（2.9）输入信号连接第三加法器（2.3）的输入，输出信号连接第三加法器（2.3）的输入和分频地址计数器模块Carrier_N（2）输出端Tri_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口（1）连接、输出信号Tri_add[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输出信号Sin_add[12:0]与正弦调制波与三角载波数据存储单元（3）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接、输出信号Ena与调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接；所述分频地址计数器模块Carrier_N（2）的输入端CLK和Rst提供时钟和复位信号；加法计数器Car_N_counter[4:0]用于与输入端Carrier_N[4:0]进行比较，其比较输出信号连接到地址计数器sin_add[12:0]和tri_add[12:0]的使能端，实现其地址计数器分频计数，sin_add[12:0]和tri_add[12:0]的输出连接信号端Sin_add[12:0]和Tri_add[12:0]作为输出；地址计数器sin_add[12:0]输出信号与13’h1FFFF比较，其结果作为输出信号连接Ena输出；所述分频地址计数器模块Carrier_N（2）用于实现把所输入载波比Carrier_N[4:0]进行指令分析，产生分别用于正弦调制波与三角载波数据存储单元（3）中所需地址信号，并为调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）提供局部控制信号。
所述正弦调制波与三角载波数据存储单元（3）包含有两组存储区域，分别为Carrier_RAM(8192x13bit)和Sin_RAM（8192x13bit），存储着一个完整周期内的正弦调制波与三角载波的数字量，根据分频地址计数器模块Carrier_N（2）输入的地址信号对应输出正弦调制波与三角载波的数字量用于调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）的运算。
所述调制比移位加法器模块Modulation_M（4）包含有第一和第二两个减法器（4.1、4.4）、第三和第四两个比较器（4.2、4.3）、两组各8个移位寄存器（4.5、4.6）、第四和第五两个加法器（4.7、4.8）、第三和第四两个选择器Mux（4.9、4.10）、一个13位寄存器Sin_M[12:0]（4.11）以及输入信号端CLK、Rst、Ena、Sin[12:0]、Modulation_M[2:0]和输出信号端Sin_M[12:0]；所述输入信号端CLK、Rst、Ena连接到两组各8个移位寄存器（4.5、4.6）、13位寄存器Sin_M[12:0]（4.11）的时钟端、复位端和使能端；所述第三比较器（4.2）的正负端分别连接13’h0800和输入信号Sin[12:0]，输出连接第一减法器（4.1）的控制端和第三选择器Mux（4.9）的控制端；所述第四比较器（4.3）的正负端分别连接输入信号Sin[12:0]和13’h0800，其输出信号连接第二减法器（4.4）的控制端和第四选择器Mux（4.10）的控制端；所述第一减法器（4.1）的正负端连接输入信号Sin[12:0]和13’h0800，输出连接第一组8个移位寄存器（4.5）中第一个寄存器的输入端；所述第二减法器（4.4）的正负端连接输入信号13’h0800和Sin[12:0]，输出连接第二组8个移位寄存器（4.6）中第一个寄存器的输入端；所述第四加法器（4.7）的输入信号为第一组8个移位寄存器（4.5）的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第一个选择器Mux（4.9）的输入端；所述第二个加法器（4.8）的输入信号为第二组8个移位寄存器（4.6）的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第三选择器Mux（4.9）的输入端；所述第三选择器Mux（4.9）的另一个输入连接13位寄存器Sin_M[12:0]（4.11）的输出信号，其输出信号连接第四选择器Mux（4.10）的输入；所述第四选择器Mux（4.10）的输出连接13位寄存器Sin_M[12:0]（4.11）的输入信号；所述13位寄存器Sin_M[12:0]（4.11）输出信号连接第三选择器Mux（4.9）的输入和调制比移位加法器模块Modulation_M（4）输出端Sin_M[12:0]；所述输入信号CLK、Rst和Modulation_M[2:0]与输入输出I/O端口（1）连接、输入信号Sin[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输入信号Ena与分频地址计数器模块Carrier_N（2）连接、输出信号Sin_M[12:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接；所述调制比移位加法器模块Modulation_M（4）的输入端CLK、Rst和Ena提供时钟、复位和使能信号；输入信号Sin[12:0]与13’h0800，其比较结果有大于等于以及小于这两种情况，分别控制着一个减法器，减法器的两个输入端为Sin[12:0]与13’h0800，二者的差值结果分别连接一组8个移位寄存器，移位寄存器的输出端分别连接到选择加法器的输入端；输入信号Modulation_M[2:0]连接选择加法器的控制端，选择加法器输出端分别连接到两个选择器Mux的输入端，Mux控制端分别来自Sin[12:0]与13’h0800比较结果，Mux输出连接寄存器sin_M[12:0]，sin_M[12:0]结果作为输出信号连接Sin_M[12:0]输出；所述调制比移位加法器模块Modulation_M（4）用于实现把所输入的调制比Modulation_M[2:0]进行指令分析，结合分频地址计数器模块Carrier_N（2）输出的控制信号产生所需要调制比下的正弦调制波数字量值给正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）。
所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）包括第五~第八4个比较器（5.1、5.2、5.9、510）、第六和第七两个加法器（5.6、5.12），一个或门or（5.3）、一个与门add（5.5）、第五~第八4个选择器Mux（5.4、5.7、5.13、5.15）、一个5位寄存器Dalay_C[4:0]（5.8）、一个反相器（5.11）、一个6位寄存器nor_c[5:0]（5.14）、一个13位寄存器nor_a[12:0]（5.16）以及输入信号端CLK、Rst、Ena、Carrier_N[4:0]、Sin_add[12:0]、Sin_M[12:0]、Tri[12:0]和输出信号端Nor_counter[5:0]、Nor_add[12:0]；所述输入信号CLK连接5位寄存器Dalay_C[4:0]（5.8）、6位寄存器nor_c[5:0]（5.14）、13位寄存器nor_a[12:0]（5.16）的时钟信号端；所述输入信号Rst连接6位寄存器nor_c[5:0]（5.14）、13位寄存器nor_a[12:0]（5.16）的复位端；所述第五个比较器（5.1）的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Tri[12:0]和Sin_M[12:0]，其输出信号连接或门or（5.3）的一个输入端；所述第六比较器（5.2）的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Sin_M[12:0]和Tri[12:0]，其输出信号连接或门or（5.3）的另一个输入端；所述第五选择器Mux（5.4）的输入信号为1’h1和或门or（5.3）的输出信号，其控制端为第七比较器（5.9）的输出信号；所述与门add（5.5）的两个输入为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Ena和第五选择器Mux（5.4）的输出信号，其输出端连接第六选择器Mux（5.7）的控制端和5位寄存器Dalay_C[4:0]（5.8）的使能端；第六加法器（5.6）的两个输入端连接5’h01和第八比较器（5.10）的输出信号；所述第六选择器Mux（5.7）的输入信号为第六加法器（5.6）的输出和第八比较器（5.10）的输出信号，输出信号连接5位寄存器Dalay_C[4:0]（5.8）的输入；所述第七比较器（5.9）的输入连接5’h00和5位寄存器Dalay_C[4:0]（5.8）的输出；所述第八比较器（5.10）的输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Carrier_N[4:0]和5位寄存器Dalay_C[4:0]（5.8）的输出，其输出连接5位寄存器Dalay_C[4:0]（5.8）的清零端和反相器（5.11）的输入；所述第七加法器（5.12）的输入信号为5’h01和6位寄存器nor_c[5:0]（5.14）的输出；所述第七选择器Mux（5.13）的输入为6位寄存器nor_c[5:0]（5.14）的输出和第七加法器（5.12）的输出，其控制信号连接反相器（5.11）的输出；所述第八选择器Mux（5.15）的输入连接正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Sin_add[12:0]和13位寄存器nor_a[12:0]的输出，其控制信号连接反相器（5.11）的输出；所述6位寄存器nor_c[5:0]（5.14）的输入连接第七选择器Mux（5.13）的输出端，其使能端连接反相器（5.11）的输出，其输出端连接第七加法器（5.12）的输入和第七选择器Mux（5.13）的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输出信号端Nor_counter[5:0]；所述13位寄存器nor_a[12:0]（5.16）的输入连接第八选择器Mux（5.15）的输出端，其使能端连接反相器（5.11）的输出，其输出端连接第八选择器Mux（5.15）的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输出信号端Nor_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口（1）连接、输入信号Ena和Sin_add[12:0]与分频地址计数器模块Carrier_N（2）连接、输入信号Tri[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输入信号Sin_M[12:0]与调制比移位加法器模块Modulation_M（4）连接、输出信号Nor_add[12:0]和Nor_counter[5:0]与输入输出I/O端口（1）连接；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）的输入端CLK和Rst提供时钟和复位信号；输入信号Sin_M[12:0]和Tri[12:0]，其比较结果连接或门or与选择器Mux，输入信号Ena与Mux输出信号连接与门and，其相与结果连接延时计数器Delay_C[4:0]使能端，Delay_C[4:0]输出结果分别与5’h00和输入信号Carrier_N[4:0]相连，实现对Sin_M[12:0]和Tri[12:0]比较结果的控制与对Delay_C[4:0]的赋值操作以及对归一化地址寄存器nor_a[12:0]和归一化地址计数器nor_c[5:0]的使能；输入信号Sin_add[12:0]连接归一化地址寄存器nor_a[12:0]；nor_a[12:0]与nor_c[5:0]结果作为输出信号分别连接Nor_add[12:0]和Nor_counter[5:0]输出；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）用于实现调制比移位加法器模块Modulation_M（4）给出的正弦调制波与与三角载波数据存储单元（3）给出的三角载波之间的比较，输出二者交点处的正弦调制波归一化地址和其相应的计数值。
实施例三：以下结合附图和实例对本发明做进一步说明，以下的描述仅用于理解本发明技术方案使用，不用于限定本发明的范围。
本实施例利用Altera公司提供的DE1开发板设计SPWM调制波周期归一化地址发生器。根据系统设计要求利用FPGA开发工具Quartus II实现系统硬件开发，基于FPGA可编程器件进行正弦脉宽调制归一化地址发生器。
如图3正弦脉宽调制归一化地址发生器结构框图、图4分频地址计数器Carrier_N电路实现、图5调制比移位加法器Modulation_M电路实现、图6正弦调制波三角载波归一化地址输出器Normalization_add电路实现所示，该设计包括输入输出I/O端口（1）、分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），其特征在于，所述各模块通过局部总线相互连接。
1、输入输出I/O端口（1），设计如下：
输入输出I/O端口（1）包括系统时钟信号端Clk、复位信号端Rst、载波比信号输入端Carrier_N[4:0]、调制比信号输入端Modulation_M[2:0]、正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]。本设计系统上电开始运行后，Clk提供系统工作时钟，Rst复位信号端先对各模块复位初始化；用户可以根据需要设置载波比信号输入端Carrier_N[4:0]（N=1：31）和Modulation_M[2:0]（M=0.8，0.85,0.9,0.95，1.0，1.05,1.1,1.15）实现不同载波比与调制比下的SPWM，如图5正弦脉宽调制归一化地址发生器仿真波形图所示。
2、分频地址计数器模块Carrier_N（2），设计如下：
分频地址计数器模块Carrier_N（2）用于实现把所输入的载波比Carrier_N[4:0]进行指令分析，产生载波比为1到31之间的不同地址值，分别用于正弦调制波与三角载波数据存储单元（3）中的所需的地址信号，并产生调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）开始运行的控制信号。
3、正弦调制波与三角载波数据存储单元（3），设计如下：
正弦调制波与三角载波数据存储单元（3）包含有两组存储区域，分别为Carrier_RAM(8192x13bit)和Sin_RAM（8192x13bit），存储着一个完整周期内的正弦调制波与三角载波的数字量，这里选择8192x13bit是因为8192可以达到正弦调制波与三角载波二者所有交点中相距最近的两个点的横坐标值占整个正弦调制波周期的万分之三的精度，而此时因为三角为阶梯递增，最大值则为4096，故正弦调制波与三角载波基本幅值选择13bit。分频地址计数器模块Carrier_N（2）输入地址信号选择相应正弦调制波与三角载波的数字量以用于调制比移位加法器模块Modulation_M（4）的幅度调制以及正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）中二者的比较求解运算。
4、调制比移位加法器模块Modulation_M（4），设计如下：
调制比移位加法器模块Modulation_M（4）用于实现把所输入的调制比Modulation_M[2:0]进行指令分析，可以实现调制比分别为M=0.8，0.85,0.9,0.95，1.0，1.05,1.1,1.15情况下的调制；分频地址计数器模块Carrier_N（2）输出的控制信号用于开启调制比移位加法器模块Modulation_M（4）运行，产生的正弦调制波值输入给正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），用于SPWM调制比较。
5、正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），设计如下：
正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）用于实现调制比移位加法器模块Modulation_M（4）给出的正弦调制波与与三角载波数据存储单元（3）给出的三角载波之间的比较，输出二者交点处的正弦调制波归一化地址和其相应的计数值。在求解正弦调制波归一化地址时需要考虑到虚假交点的存在，设计一组计数器用于屏蔽真实交点之后的虚假交点。如图7正弦脉宽调制归一化地址发生器仿真波形图所示。
Claims (6)
1.一种正弦脉宽调制归一化地址发生器，包括输入输出I/O端口（1）、分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），其特征在于：所述各模块通过局部总线相互连接。
2.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于：所述输入输出I/O端口（1）包括系统时钟信号端Clk、复位信号端Rst、载波比信号输入端Carrier_N[4:0]、调制比信号输入端Modulation_M[2:0]、正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]；所述系统时钟信号端Clk和复位信号端Rst与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相互连接，提供时钟和复位信号；所述载波比信号输入端Carrier_N[4:0]与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连；所述调制比信号输入端Modulation_M[2:0]与调制比移位加法器模块Modulation_M（4）相连；所述正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连。
3.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于：所述分频地址计数器模块Carrier_N（2）包含有第一~第三3个加法器（2.1、2.2、2.3）、第一和第二两个选择器Mux（2.4、2.5）、一个5位寄存器Car_N_counter[4:0]（2.6）、一个13位寄存器sin_add[12:0]（2.7）、一个1位寄存器ENA（2.8）、一个13位寄存器tri_add[12:0]（2.9）、第一和第二两个比较器（2.10、2.11）以及输入信号端CLK、Rst、Carrier_N[4:0]和输出信号Sin_add[12:0]、Tri_add[12:0]、Ena；所述输入信号端CLK和Rst连接到5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）、13位寄存器tri_add[12:0]（2.9）的时钟端和复位端；所述第一加法器（2.1）的两个输入端为5’h01和5位寄存器Car_N_counter[4:0]（2.6）的输出信号；所述第一选择器Mux（2.4）的两个输入端为5’h01和第一加法器（2.1）的输出信号，其输出信号连接5位寄存器Car_N_counter[4:0]（2.6）；所述第一比较器（2.10）的两个输入端为Carrier_N[4:0]和5位寄存器Car_N_counter[4:0]（2.6）的输出信号，其输出信号连接两个选择器Mux（2.4、2.5）的控制信号端；所述第二加法器（2.2）的输入信号为13’h0001和13位寄存器sin_add[12:0]（2.7）的输出信号；所述第二选择器Mux（2.5）的输入信号为第二加法器（2.2）的输出信号和13位寄存器sin_add[12:0]（2.7）的输出信号，其输出信号连接13位寄存器sin_add[12:0]（2.7）输入；所述13位寄存器sin_add[12:0]的输出端连接分频地址计数器模块Carrier_N（2）输出端Sin_add[12:0]；所述第二比较器（2.11）的两个输入信号为13’h1FFF和13位寄存器sin_add[12:0]（2.7）的输出，其输出连接5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）的使能端；所述1位寄存器ENA（2.8）输入信号连接信号’1’，输出连接13位寄存器tri_add[12:0]（2.9）的使能端和分频地址计数器模块Carrier_N（2）输出端Ena；所述第三加法器（2.3）的输入信号连接13’h0001和13位寄存器tri_add[12:0]（2.9）的输出信号；所述13位寄存器tri_add[12:0]（2.9）输入信号连接第三加法器（2.3）的输入，输出信号连接第三加法器（2.3）的输入和分频地址计数器模块Carrier_N（2）输出端Tri_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口（1）连接、输出信号Tri_add[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输出信号Sin_add[12:0]与正弦调制波与三角载波数据存储单元（3）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接、输出信号Ena与调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接；所述分频地址计数器模块Carrier_N（2）的输入端CLK和Rst提供时钟和复位信号；加法计数器Car_N_counter[4:0]用于与输入端Carrier_N[4:0]进行比较，其比较输出信号连接到地址计数器sin_add[12:0]和tri_add[12:0]的使能端，实现其地址计数器分频计数，sin_add[12:0]和tri_add[12:0]的输出连接信号端Sin_add[12:0]和Tri_add[12:0]作为输出；地址计数器sin_add[12:0]输出信号与13’h1FFFF比较，其结果作为输出信号连接Ena输出；所述分频地址计数器模块Carrier_N（2）用于实现把所输入载波比Carrier_N[4:0]进行指令分析，产生分别用于正弦调制波与三角载波数据存储单元（3）中所需地址信号，并为调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）提供局部控制信号。
4.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于：所述正弦调制波与三角载波数据存储单元（3）包含有两组存储区域，分别为Carrier_RAM(8192x13bit)和Sin_RAM（8192x13bit），存储着一个完整周期内的正弦调制波与三角载波的数字量，根据分频地址计数器模块Carrier_N（2）输入的地址信号对应输出正弦调制波与三角载波的数字量用于调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）的运算。
5.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于，所述调制比移位加法器模块Modulation_M（4）包含有第一和第二两个减法器（4.1、4.4）、第三和第四两个比较器（4.2、4.3）、两组各8个移位寄存器（4.5、4.6）、第四和第五两个加法器（4.7、4.8）、第三和第四两个选择器Mux（4.9、4.10）、一个13位寄存器Sin_M[12:0]（4.11）以及输入信号端CLK、Rst、Ena、Sin[12:0]、Modulation_M[2:0]和输出信号端Sin_M[12:0]；所述输入信号端CLK、Rst、Ena连接到两组各8个移位寄存器（4.5、4.6）、13位寄存器Sin_M[12:0]（4.11）的时钟端、复位端和使能端；所述第三比较器（4.2）的正负端分别连接13’h0800和输入信号Sin[12:0]，输出连接第一减法器（4.1）的控制端和第三选择器Mux（4.9）的控制端；所述第四比较器（4.3）的正负端分别连接输入信号Sin[12:0]和13’h0800，其输出信号连接第二减法器（4.4）的控制端和第四选择器Mux（4.10）的控制端；所述第一减法器（4.1）的正负端连接输入信号Sin[12:0]和13’h0800，输出连接第一组8个移位寄存器（4.5）中第一个寄存器的输入端；所述第二减法器（4.4）的正负端连接输入信号13’h0800和Sin[12:0]，输出连接第二组8个移位寄存器（4.6）中第一个寄存器的输入端；所述第四加法器（4.7）的输入信号为第一组8个移位寄存器（4.5）的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第一个选择器Mux（4.9）的输入端；所述第二个加法器（4.8）的输入信号为第二组8个移位寄存器（4.6）的输出信号，其控制信号为Modulation_M[2:0]，其输出信号连接第三选择器Mux（4.9）的输入端；所述第三选择器Mux（4.9）的另一个输入连接13位寄存器Sin_M[12:0]（4.11）的输出信号，其输出信号连接第四选择器Mux（4.10）的输入；所述第四选择器Mux（4.10）的输出连接13位寄存器Sin_M[12:0]（4.11）的输入信号；所述13位寄存器Sin_M[12:0]（4.11）输出信号连接第三选择器Mux（4.9）的输入和调制比移位加法器模块Modulation_M（4）输出端Sin_M[12:0]；所述输入信号CLK、Rst和Modulation_M[2:0]与输入输出I/O端口（1）连接、输入信号Sin[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输入信号Ena与分频地址计数器模块Carrier_N（2）连接、输出信号Sin_M[12:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接；所述调制比移位加法器模块Modulation_M（4）的输入端CLK、Rst和Ena提供时钟、复位和使能信号；输入信号Sin[12:0]与13’h0800，其比较结果有大于等于以及小于这两种情况，分别控制着一个减法器，减法器的两个输入端为Sin[12:0]与13’h0800，二者的差值结果分别连接一组8个移位寄存器，移位寄存器的输出端分别连接到选择加法器的输入端；输入信号Modulation_M[2:0]连接选择加法器的控制端，选择加法器输出端分别连接到两个选择器Mux的输入端，Mux控制端分别来自Sin[12:0]与13’h0800比较结果，Mux输出连接寄存器sin_M[12:0]，sin_M[12:0]结果作为输出信号连接Sin_M[12:0]输出；所述调制比移位加法器模块Modulation_M（4）用于实现把所输入的调制比Modulation_M[2:0]进行指令分析，结合分频地址计数器模块Carrier_N（2）输出的控制信号产生所需要调制比下的正弦调制波数字量值给正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）。
6.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于，所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）包括第五~第八4个比较器（5.1、5.2、5.9、510）、第六和第七两个加法器（5.6、5.12），一个或门or（5.3）、一个与门add（5.5）、第五~第八4个选择器Mux（5.4、5.7、5.13、5.15）、一个5位寄存器Dalay_C[4:0]（5.8）、一个反相器（5.11）、一个6位寄存器nor_c[5:0]（5.14）、一个13位寄存器nor_a[12:0]（5.16）以及输入信号端CLK、Rst、Ena、Carrier_N[4:0]、Sin_add[12:0]、Sin_M[12:0]、Tri[12:0]和输出信号端Nor_counter[5:0]、Nor_add[12:0]；所述输入信号CLK连接5位寄存器Dalay_C[4:0]（5.8）、6位寄存器nor_c[5:0]（5.14）、13位寄存器nor_a[12:0]（5.16）的时钟信号端；所述输入信号Rst连接6位寄存器nor_c[5:0]（5.14）、13位寄存器nor_a[12:0]（5.16）的复位端；所述第五个比较器（5.1）的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Tri[12:0]和Sin_M[12:0]，其输出信号连接或门or（5.3）的一个输入端；所述第六比较器（5.2）的正负输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Sin_M[12:0]和Tri[12:0]，其输出信号连接或门or（5.3）的另一个输入端；所述第五选择器Mux（5.4）的输入信号为1’h1和或门or（5.3）的输出信号，其控制端为第七比较器（5.9）的输出信号；所述与门add（5.5）的两个输入为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Ena和第五选择器Mux（5.4）的输出信号，其输出端连接第六选择器Mux（5.7）的控制端和5位寄存器Dalay_C[4:0]（5.8）的使能端；第六加法器（5.6）的两个输入端连接5’h01和第八比较器（5.10）的输出信号；所述第六选择器Mux（5.7）的输入信号为第六加法器（5.6）的输出和第八比较器（5.10）的输出信号，输出信号连接5位寄存器Dalay_C[4:0]（5.8）的输入；所述第七比较器（5.9）的输入连接5’h00和5位寄存器Dalay_C[4:0]（5.8）的输出；所述第八比较器（5.10）的输入信号为正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Carrier_N[4:0]和5位寄存器Dalay_C[4:0]（5.8）的输出，其输出连接5位寄存器Dalay_C[4:0]（5.8）的清零端和反相器（5.11）的输入；所述第七加法器（5.12）的输入信号为5’h01和6位寄存器nor_c[5:0]（5.14）的输出；所述第七选择器Mux（5.13）的输入为6位寄存器nor_c[5:0]（5.14）的输出和第七加法器（5.12）的输出，其控制信号连接反相器（5.11）的输出；所述第八选择器Mux（5.15）的输入连接正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输入信号Sin_add[12:0]和13位寄存器nor_a[12:0]的输出，其控制信号连接反相器（5.11）的输出；所述6位寄存器nor_c[5:0]（5.14）的输入连接第七选择器Mux（5.13）的输出端，其使能端连接反相器（5.11）的输出，其输出端连接第七加法器（5.12）的输入和第七选择器Mux（5.13）的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输出信号端Nor_counter[5:0]；所述13位寄存器nor_a[12:0]（5.16）的输入连接第八选择器Mux（5.15）的输出端，其使能端连接反相器（5.11）的输出，其输出端连接第八选择器Mux（5.15）的输入以及正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）输出信号端Nor_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口（1）连接、输入信号Ena和Sin_add[12:0]与分频地址计数器模块Carrier_N（2）连接、输入信号Tri[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输入信号Sin_M[12:0]与调制比移位加法器模块Modulation_M（4）连接、输出信号Nor_add[12:0]和Nor_counter[5:0]与输入输出I/O端口（1）连接；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）的输入端CLK和Rst提供时钟和复位信号；输入信号Sin_M[12:0]和Tri[12:0]，其比较结果连接或门or与选择器Mux，输入信号Ena与Mux输出信号连接与门and，其相与结果连接延时计数器Delay_C[4:0]使能端，Delay_C[4:0]输出结果分别与5’h00和输入信号Carrier_N[4:0]相连，实现对Sin_M[12:0]和Tri[12:0]比较结果的控制与对Delay_C[4:0]的赋值操作以及对归一化地址寄存器nor_a[12:0]和归一化地址计数器nor_c[5:0]的使能；输入信号Sin_add[12:0]连接归一化地址寄存器nor_a[12:0]；nor_a[12:0]与nor_c[5:0]结果作为输出信号分别连接Nor_add[12:0]和Nor_counter[5:0]输出；所述正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）用于实现调制比移位加法器模块Modulation_M（4）给出的正弦调制波与与三角载波数据存储单元（3）给出的三角载波之间的比较，输出二者交点处的正弦调制波归一化地址和其相应的计数值。
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