CN210958338U - 基于fpga芯片的三相数字锁相环、svpwm调制器及电网谐波电流控制系统 - Google Patents
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Abstract
本公开提出了一种基于FPGA芯片的三相数字锁相环、SVPWM调制器及电网谐波电流控制系统,三相数字锁相环包括设置在于FPGA芯片上的依次连接的Clark变换模块、Park变换模块、PI控制器模块和积分器模块；在FPGA芯片上设置的每个模块为通过将FPGA芯片上的加法器、减法器、乘法器或寄存器连接形成的组合电路；实现了基于FPGA芯片的数字锁相环功能实现的全部控制。本公开的三相数字锁相环通过FPGA芯片实现，可以与其它控制系统兼容，实现了基于FPGA芯片的数字锁相环功能实现的全部控制，降低了硬件布置成本，降低数字锁相环应用系统的硬件复杂度，提高了控制成本。
Description
技术领域
本公开涉及锁相环相关技术领域，具体的说，是涉及一种基于FPGA芯片的三相数字锁相环、SVPWM调制器及电网谐波电流控制系统。
背景技术
本部分的陈述仅仅是提供了与本公开相关的背景技术信息，并不必然构成在先技术。
在电力系统中，锁相环用于电网信号的谐波检测分析，从而控制电网电能质量，如具体的应用于分布式能源并网的电能质量控制，锁相环是不可缺少的部件。数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若结果示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。数字锁相环的内部的器件较多，导致整个控制系统需要多个控制芯片协调工作，硬件布置成本较高。同时增加了数字锁相环应用系统的硬件复杂度，提高了控制成本。
实用新型内容
本公开为了解决上述问题，提出了一种基于FPGA芯片的三相数字锁相环、SVPWM调制器及电网谐波电流控制系统，三相数字锁相环通过FPGA芯片实现，可以与其它控制系统兼容，实现了基于FPGA芯片的数字锁相环功能实现的全部控制。
为了实现上述目的，本公开采用如下技术方案：
一种或多个实施例提供了一种基于FPGA芯片的三相数字锁相环,包括设置在于FPGA芯片上的依次连接的Clark变换模块、Park变换模块、PI控制器模块和积分器模块；在FPGA芯片上设置的每个模块为通过将FPGA芯片上的加法器、减法器、乘法器或寄存器连接形成的组合电路；
所述Clark变换模块包括第一减法器、第一加法器、第二减法器、第一乘法器和第二乘法器，所述第一减法器的输出端连接第一乘法器的一个输入端，所述第一加法器的输出端连接第二减法器的一个输入端，所述第二减法器的输出端连接第二乘法器的一个输入端。
进一步地，所述Park变换模块用于获得q轴分量，包括第三减法器、第三乘法器和第四乘法器，第一乘法器的输出端连接第三乘法器的输入端，第二乘法器的输出端连接第四乘法器的输入端，第三乘法器和第四乘法器的输出端连接第三减法器的输入端。
进一步地，积分器模块与PI控制器模块中的积分器结构相同。
进一步地，积分器模块包括第一累加寄存器、第二加法器和第五乘法器，所述第二加法器的一个输入端连接第一累加寄存器的第一输出端，所述第二加法器的输出连接第一累加寄存器的输入端，所述第一累加寄存器的第二输出端连接至第五乘法器的输入端。
进一步地，PI控制器模块的积分器包括第三加法器、第二累加寄存器和第七乘法器，所述第三加法器一个输入端连接第二累加寄存器的第一输出端，所述第三加法器的输出连接第二累加寄存器的输入端，所述第二累加寄存器的第二输出端连接至第七乘法器的输入端。
进一步地，PI控制器模块还包括第四减法器、第六乘法器和第四加法器，所述第四减法器的输出端分别连接第六乘法器和第三加法器的输入端，所述第七乘法器和第六乘法器的输出端分别连接至第四加法器。
进一步地，PI控制器模块的设置参数包括比例系数、积分系数、调节器初值、积分饱和限值和调节器输出饱和限值。
进一步地，还包括时钟源，所述时钟源为组合电路的运算执行提供时钟信号。
一种SVPWM调制器，用于输出调制信号，采用上述的一种基于FPGA芯片的三相数字锁相环用于提供相位信息。
一种电网谐波电流控制系统，采用上述所述的一种基于FPGA芯片的三相数字锁相环用于实现电网谐波电流的检测。
与现有技术相比，本公开的有益效果为：
本公开的三相数字锁相环通过FPGA芯片实现，可以与其它控制系统兼容，实现了基于FPGA芯片的数字锁相环功能实现的全部控制，降低了硬件布置成本，降低数字锁相环应用系统的硬件复杂度，提高了锁相环的计算速度，从而提高了控制的实时性，降低了控制成本。
附图说明
构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的限定。
图1是根据一个或多个实施方式的锁相环的框图；
图2是本公开实施例1的基于FPGA芯片锁相环的整体硬件结构图；
图3是本公开实施例1的Clark变换模块硬件结构示意图；
图4是本公开实施例1的Park变换模块硬件结构示意图；
图5是本公开实施例1的PI控制器中积分器的硬件结构示意图；
图6是本公开实施例1的PI控制器的硬件结构示意图；
其中：1-1、第一减法器，1-2、第一加法器，1-3、第二减法器，1-4、第一乘法器，1-5、第二乘法器；
2-1、第三减法器，2-2、第三乘法器，2-3、第四乘法器；
3-1、第一累加寄存器，3-2第二加法器，3-3、第五乘法器；
4-1、第四减法器，4-2、第六乘法器，4-3、第三加法器，4-4、第二累加寄存器，4-5、第七乘法器，4-6、第四加法器。
具体实施方式：
下面结合附图与实施例对本公开作进一步说明。
应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
技术术语解释：
Clark变换：三相静止、互差120°的abc坐标系中的变量变化到两相静止、互差90°的αβ坐标系中，从而简化了控制过程。
Clark变换模块：完成上述Clark变换的模块。
Park变换：两相静止、互差90°的αβ坐标系中的量变化到两相相对静止，但坐标系以电网角频率旋转的dq坐标系中。
Park变换模块：完成上述Park变换的模块。
FPGA：Field－Programmable Gate Array，现场可编程门阵列它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
在一个或多个实施方式中公开的技术方案中，如图1和2所示，一种基于FPGA片的三相数字锁相环,包括设置在于FPGA芯片上的依次连接的Clark变换模块、Park变换模块、PI控制器模块和积分器模块；在FPGA芯片上设置的每个模块为通过将FPGA芯片上的加法器、减法器、乘法器或寄存器连接形成的组合电路；在FPGA内可以采用搭积木的方式构建了完整的锁相环如图2所示。在锁相环中上一模块中的组合电路执行完运算后向下一个发送一个表征本模块的运行状态的状态位Flag,下一模块的电路模块开始计算。
采用FPGA芯片内部设置的可编辑门阵列设置组合逻辑电路，通过FPGA芯片中的硬件电路的叠加根据具体的变换计算公式获得每一模块的逻辑电路。
状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。每个模块通过本实施例的设计的组合电路结构，基于状态机实现组合电路中各个运算器件的计算。即本实施例锁相环中的每个模块可以由逻辑电路和寄存器组合成逻辑电路，每个模块就是一个状态机，逻辑电路通过设定的状态顺序执行。
还包括时钟源，所述时钟源为每个模块组合电路执行提供时钟信号。图1中MOD是取余数模块。
作为进一步的改进，如图3所示，所述Clark变换模块包括第一减法器1-1、第一加法器1-2、第二减法器1-3、第一乘法器1-4和第二乘法器1-5，所述第一减法器1-1的输出端连接第一乘法器1-4的一个输入端，所述第一加法器1-1的输出端连接第二减法器1-5的一个输入端，所述第二减法器1-3的输出端连接第二乘法器1-5的一个输入端。
具体的，如图第一减法器1-1、第一加法器1-2的输入端分别输入三相信号中的两个信号，如果是三相电压信号可以为Ub和Uc，第二减法器1-3的输入端输入第三个信号，如果是三相电压信号可以为Ua。
第一乘法器1-4的另个输入端设定为1/sqrt(3)，即为
第二乘法器1-5的另一个输入端设置为2/3。
Clark变换模块在FPGA芯片中的硬件结构可以如图3所示。需要2个乘法器C、2个减法器A和1个加法器B。
Clark变换需要进行5次乘法、3次减法，本实施例通过合并同类项进行化简，将电路设计为计算3次乘法、2次减法和1次加法。对于二进制补码运算，乘
可以用右移操作代替，右移如图中的>>1，也可以直接舍掉最低位并在最高位补符号位。右移的操作为数据处理中现有的处理方式，需要说明的是图中的32′b表示本实施例中数据传输是32位。
作为进一步的改进，所述Park变换模块用于获得q轴电压分量，包括第三减法器2-1、第三乘法器2-2和第四乘法器2-3，第一乘法器1-4的输出端连接第三乘法器2-2的输入端，第二乘法器1-5的输出端连接第四乘法器2-3的输入端，第三乘法器2-2和第四乘法器2-3的输出端连接第三减法器2-1的输入端。其中第三乘法器2-2和第四乘法器2-3的另一个输入端输入date(32b)，date(32b)是经过查表得到得正弦值和余弦值。
可以如图4所示Park变换需要使用4次乘法，1次加法和1次减法。而在三相锁相环的计算中，只使用了q轴电压分量，因此锁相环中使用简化的Park变换模块，只进行q轴分量的计算，需要计算2次乘法和1次减法，其中三角函数查找表是FPGA芯片自带的。通过简化Park变换模块的组合电路结构，减少了FPGA芯片中的资源占用。
作为进一步的改进，积分器模块与PI控制器模块中的积分器结构可以相同。积分器模块包括第一累加寄存器3-1、第二加法器3-2和第五乘法器3-3，所述第二加法器3-2一个输入端连接第一累加寄存器3-1的第一输出端，所述第二加法器3-2的输出连接第一累加寄存器3-1的输入端，所述第一累加寄存器3-1的第二输出端连接至第五乘法器3-3的输入端。
数字PI算法可以分解比例和积分两个环节。积分环节中Ki和T均为常数，Kti＝Ki*T，本实施例在进行电路设置时将Ki和T整合成为一个系数Kti，可减少一步乘法计算。积分器的硬件结构可以如图5所示，将积分输入先进行累加，后进行乘法运算，因为乘法运算需要对结果进行截断处理，采用这种结构，仅在积分器输出项存在截断误差，累加寄存器为全精度累加，可以降低积分累计误差。
作为进一步的改进，如图6所示，PI控制器模块可以包括第四减法器4-1、第六乘法器4-2、第三加法器4-3、第二累加寄存器4-4、第七乘法器4-5和第四加法器4-6。所述第四减法器4-1的输出端分别连接第六乘法器4-2和第三加法器4-3的输入端，所述第七乘法器4-5和第六乘法器4-2的输出端分别连接至第四加法器4-6。
PI控制器模块的积分器包括第三加法器4-3、第二累加寄存器4-4和第七乘法器4-5，连接方式可以与积分模块相同。具体的，所述第三加法器4-3一个输入端连接第二累加寄存器4-4的第一输出端，所述第三加法器4-3的输出连接第二累加寄存器4-4的输入端，所述第二累加寄存器4-4的第二输出端连接至第七乘法器4-5的输入端。
PI控制器模块的设置参数可以包括比例系数KP、积分系数Kti、调节器初值、积分饱和限值和调节器输出饱和限值。
在SVPWM调制模块、正/负序谐波电流控制模块等其他模块的设计中也可以应用本实施例的三相数字锁相环。
本实施例还保护一种SVPWM调制器，用于输出调制信号，采用上述的一种基于FPGA芯片的三相数字锁相环。三相数字锁相环在SVPWM调制器中的作用为为SVPWM调制提供相位信息，SVPWM调制输入量为dq旋转坐标系下的量，需要经过反Park变换到两相静止坐标系中，三相数字锁相环提供这个便所需要的相位，使得调制出的信号与电网同相位。
本实施例还保护一种电网谐波电流控制系统，采用上述的一种基于FPGA芯片的三相数字锁相环，三相数字锁相环在系统中用于实现电网谐波电流的检测。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。
Claims (7)
1.一种基于FPGA芯片的三相数字锁相环,其特征是：包括设置在于FPGA芯片上的依次连接的Clark变换模块、Park变换模块、PI控制器模块和积分器模块；在FPGA芯片上设置的每个模块为通过将FPGA芯片上的加法器、减法器、乘法器或寄存器连接形成的组合电路；
所述Clark变换模块包括第一减法器、第一加法器、第二减法器、第一乘法器和第二乘法器，所述第一减法器的输出端连接第一乘法器的一个输入端，所述第一加法器的输出端连接第二减法器的一个输入端，所述第二减法器的输出端连接第二乘法器的一个输入端；所述Park变换模块用于获得q轴分量，包括第三减法器、第三乘法器和第四乘法器，第一乘法器的输出端连接第三乘法器的输入端，第二乘法器的输出端连接第四乘法器的输入端，第三乘法器和第四乘法器的输出端连接第三减法器的输入端；
积分器模块与PI控制器模块中的积分器结构相同；
积分器模块包括第一累加寄存器、第二加法器和第五乘法器，所述第二加法器的一个输入端连接第一累加寄存器的第一输出端，所述第二加法器的输出连接第一累加寄存器的输入端，所述第一累加寄存器的第二输出端连接至第五乘法器的输入端。
2.如权利要求1所述的一种基于FPGA芯片的三相数字锁相环，其特征是：PI控制器模块的积分器包括第三加法器、第二累加寄存器和第七乘法器，所述第三加法器一个输入端连接第二累加寄存器的第一输出端，所述第三加法器的输出连接第二累加寄存器的输入端，所述第二累加寄存器的第二输出端连接至第七乘法器的输入端。
3.如权利要求2所述的一种基于FPGA芯片的三相数字锁相环，其特征是：PI控制器模块还包括第四减法器、第六乘法器和第四加法器，所述第四减法器的输出端分别连接第六乘法器和第三加法器的输入端，所述第七乘法器和第六乘法器的输出端分别连接至第四加法器。
4.如权利要求1所述的一种基于FPGA芯片的三相数字锁相环，其特征是：PI控制器模块的设置参数包括比例系数、积分系数、调节器初值、积分饱和限值和调节器输出饱和限值。
5.如权利要求1所述的一种基于FPGA芯片的三相数字锁相环，其特征是：还包括时钟源，所述时钟源为组合电路的运算执行提供时钟信号。
6.一种SVPWM调制器，用于输出调制信号，其特征是：采用权利要求1-5任一项所述的一种基于FPGA芯片的三相数字锁相环用于提供相位信息。
7.一种电网谐波电流控制系统，其特征是：采用权利要求1-5任一项所述的一种基于FPGA芯片的三相数字锁相环用于实现电网谐波电流的检测。
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