CN103412474A - 基于fpga的tdc-gp2测时范围高精度扩展电路 - Google Patents

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一种基于FPGA的TDC-GP2测时范围高精度扩展电路，主要包括FPGA模块、控制模块、延时单元、激光发射单元、两个激光接收单元、计数模块、TDC-GP2矫正模块、TDC-GP2测时模块和计算机；FPGA模块分频产生周期1us信号，其一路输入至TDC-GP2矫正模块与TDC-GP2测时模块Start输入端，另一路经延时后触发激光发射产生激光脉冲，接收后得到的第一脉冲输入至TDC-GP2测时模块Stop1输入端，以及TDC-GP2矫正模块Stop1与Stop2输入端，TDC-GP2矫正模块用于精确测量FPGA分频产生信号周期，计数模块计算第一脉冲与第二脉冲间分频信号脉冲个数，将各项数据输入计算机即得到高精度测时结果；本发明利用FPGA模块分频产生的信号作为测量时间间隔的辅助信号，并通过TDC-GP2矫正模块准确测量其精确周期，实现高精度的测时范围扩展。

Description

基于FPGA的TDC-GP2测时范围高精度扩展电路
技术领域
本发明涉及测量时间间隔电路技术领域，具体涉及一种基于FPGA的TDC-GP2测时范围高精度扩展电路。
背景技术
长期以来，时间间隔的测量尤其是高精度的时间间隔测量对于科学研究有着重大的意义，尤其表现在激光测距、定位定时和天文实验等领域。目前时间间隔测量方法众多，高精度的时间间隔测量主要是基于TDC-GP2测时芯片的测量方法。
对于利用TDC-GP2测时而言，其提供两种测量方式，对应于不同测量范围和测量精度，第一种方式的测时范围为2.0ns-1.8us，提供双通道测量选择；第二种方式的测量范围为2倍参考时钟周期到4ms之间（4MHz参考时钟下），但是只提供单通道测量能力。TDC-GP2测时范围明显过小，特别是双通道的第一种测时方式范围过窄，难以满足实际需求。
而FPGA是现场可编程门阵列，可以通过硬件描述语言完成电路设计，具有强大的现场可编程能力，其具有高速的运行速度和大量可利用逻辑资源，因此本专利利用FPGA实现对TDC-GPX测时范围的扩展。
发明内容
为了解决上述现有技术存在的问题，本发明的目的在于提供一种基于FPGA的TDC-GP2测时范围高精度扩展电路，在保证测时精度高的前提下扩展了测时范围。
为达到以上目的，本发明采用如下技术方案：
一种基于FPGA的TDC-GP2测时范围高精度扩展电路，包括晶振2，晶振2的输出端14与FPGA模块1的第一输入端15相连，电源3的输出端16与FPGA模块1的第二输入端17相连，调试与下载4的输出端18与FPGA模块1的第三输入端19相连，FPGA模块1的第一输出端20与控制模块5的输入端21相连，FPGA模块1的第二输出端23与延时单元6的输入端24相连；
所述延时单元6的输出端25与激光发射单元7的输入端26相连，激光发射单元7的输出端27与第一激光脉冲接收单元8的输入端28相连，第一激光脉冲接收单元8的输出端29与TDC-GP2测时模块11的Stop1输入端34相连，TDC-GP2测时模块11的输出端36通过SPI与计算机13的第一输入端46相连，反射激光脉冲通过第二激光脉冲接收单元9的输入端30接收，第二激光脉冲接收单元9的输出端31与TDC-GP2测时模块11的Stop2输入端35相连，第一激光脉冲接收单元8的输出端29与计数模块12的第一输入端37相连，第二激光脉冲接收单元9的输出端31与计数模块12的第二输入端38相连，计数模块12的输出端39通过SPI与计算机13的第二输入端47相连；
所述控制模块5的输出端22输出控制TDC-GP2矫正模块10与TDC_GP2测时模块11的控制信号，分别与TDC-GP2矫正模块10的输入端40以及TDC-GP2测时模块11的输入端32相连，FGPA模块1的第二输出端23输出分频信号，分别与TDC-GP2矫正模块10的Start输入端41以及TDC-GP2测时模块11的Start输入端33相连，第一激光脉冲接收单元8的输出端29分别与TDC-GP2矫正模块10的Stop1输入端42以及Stop2输入端43相连，TDC-GP2矫正模块10的输出端44通过SPI与计算机13的第三输入端45相连。
本发明利用FPGA模块分频产生的信号作为测量时间间隔的辅助信号，并通过TDC-GP2矫正模块准确测量FPGA模块分频产生信号的精确周期，从而实现高精度的测时范围扩展。
附图说明
图1为发明扩展电路各模块连接框图。
图2为发明扩展电路具体测时过程。
具体实施方式
以下结合附图及具体实施例，对本发明作进一步的详细描述。
如图1所示，本发明一种基于FPGA的TDC-GP2测时范围高精度扩展电路，包括晶振2，晶振2的输出端14与FPGA模块1的第一输入端15相连，电源3的输出端16与FPGA模块1的第二输入端17相连，调试与下载4的输出端18与FPGA模块1的第三输入端19相连，FPGA模块1的第一输出端20与控制模块5的输入端21相连，FPGA模块1的第二输出端23与延时单元6的输入端24相连；所述延时单元6的输出端25与激光发射单元7的输入端26相连，激光发射单元7的输出端27与第一激光脉冲接收单元8的输入端28相连，第一激光脉冲接收单元8的输出端29与TDC-GP2测时模块11的Stop1输入端34相连，TDC-GP2测时模块11的输出端36通过SPI与计算机13的第一输入端46相连，反射激光脉冲通过第二激光脉冲接收单元9的输入端30接收，第二激光脉冲接收单元9的输出端31与TDC-GP2测时模块11的Stop2输入端35相连，第一激光脉冲接收单元8的输出端29与计数模块12的第一输入端37相连，第二激光脉冲接收单元9的输出端31与计数模块12的第二输入端38相连，计数模块12的输出端39通过SPI与计算机13的第二输入端47相连；所述控制模块5的输出端22输出控制TDC-GP2矫正模块10与TDC_GP2测时模块11的控制信号，分别与TDC-GP2矫正模块10的输入端40以及TDC-GP2测时模块11的输入端32相连，FGPA模块1的第二输出端23输出分频信号，分别与TDC-GP2矫正模块10的Start输入端41以及TDC-GP2测时模块11的Start输入端33相连，第一激光脉冲接收单元8的输出端29分别与TDC-GP2矫正模块10的Stop1输入端42以及Stop2输入端43相连，TDC-GP2矫正模块10的输出端44通过SPI与计算机13的第三输入端45相连。
如图2所示，图中第一输入端、第二输入端和第三输入端分别为TDC-GP2测时模块11的Start输入端33、Stop1输入端34和Stop2输入端35。TDC-GP2测时模块11的Start输入端33输入FPGA模块1的分频后信号，TDC-GP2测时模块11的Stop1输入端34输入第一脉冲，其Stop2输入端35输入第二脉冲，利用TDC-GP2测时模块11测量时间间隔t1与t2，利用计数模块12统计TDC-GP2测时模块11的Stop1输入端34中脉冲与TDC-GP2测时模块11的Stop2输入端35中脉冲间隔时间段内TDC-GP2测时模块11的Start输入端33中输入脉冲个数，其周期是T=1us，此周期利用TDC-GP2矫正模块10精确测量，将所有测得的数据输入至计算机13即可计算出第一脉冲与第二脉冲间的时间间隔。
本发明电路原理如下：
需要测量第一脉冲与第二脉冲间的时间间隔，因此要用到TDC-GP2的测量范围一，即测时范围2.0ns-1.8us，如果两个脉冲间的时间间隔超出了1.8us就不能用TDC-GP2测时了。本发明通过利用FPGA模块分频产生一个周期为1us的脉冲串，具体精确的周期将通过TDC-GP2测时模块测量得到，将此脉冲串作为TDC-GP2测时模块测量时间间隔过程中的Start输入信号，并将其经延时单元后的信号作为激光发射单元发射激光脉冲的触发信号，就可以大大的的扩展测时范围。
使用TDC-GP2的测量范围一时，有两个Stop输入端并且共用一个Start输入端。将FPGA模块1分频得到的信号经延时单元6后出发，激光发射单元7发射激光脉冲，由第一激光接收单元8接收得到第一脉冲输入至TDC-GP2测时模块11的Stop1输入端34；将第二激光接收单元9接收反射激光脉冲得到的第二脉冲，输入至TDC-GP2测时模块11的Stop2输入端35；而其Start触发信号采用FPGA模块1产生，也就是通过FPGA模块1分频产生周期为1us的脉冲串作为Start信号，也就是TDC-GP2每隔1us触发一次，并将触发方式设为上升沿触发。Stop1输入端34中脉冲也就是第一脉冲到来时，利用TDC-GP2测时模块11测量其上升沿与其后Start输入端33中到来的第一个脉冲上升沿之间时差，同时利用计数模块12统计Stop1输入端34脉冲上升沿到来后与Stop2输入端35中脉冲上升沿到来前期间共有几个Start脉冲上升沿，第一脉冲到来时计数模块12开始计数，第二脉冲到来时计数模块12停止计数，并测量Stop2输入端35脉冲上升沿与其后的Start输入端33中脉冲上升沿间的时差，最后通过将TDC-GP2测时模块11两次测时数据以及计数模块12计数结果送入计算机13中，通过计算即可得到Stop1输入端34中脉冲与Stop2输入端35中脉冲间时间间隔；同时将FPGA模块1分频产生的周期1us的信号作为TDC-GP2矫正模块10的Start输入端41，将第一脉冲输入至TDC-GP2矫正模块10的Stop1输入端42以及Stop2输入端43，测量FPGA模块1分频后得到周期为1us的信号的精确周期，再输入至计算机13中对分频信号周期矫正，从而实现了测时矫正。通过以上即可实现测时范围扩展。
采用延时单元6原因为：TDC-GP2测时模块11要求其Stop输入端与Start输入端中脉冲间时间间隔最少为2ns，本发明将FPGA模块1分频得到的信号作为TDC-GP2测时模块11的Start输入端输入信号，同时用于触发激光脉冲的发射，然后经第一激光接收单元8接收得到第一脉冲，为了保证第一脉冲与FPGA模块1分频产生信号间时间间隔大于2ns而采用此延时单元6，延时大约2ns左右，对延时单元6延时精度不做要求，延时单元6精度对最终测时精度没有影响。
采用TDC-GP2测时模块11测量第一脉冲上升沿与其前一时刻FPGA分频信号上升沿间时间间隔，同时测量第二脉冲上升沿与其前一时刻FPGA分频信号上升沿间时间间隔；采用TDC-GP2矫正模块12对FPGA模块1分频得到周期为1us的信号周期进行测量，得到精确周期，从而实现测时结果矫正，获得高精度的测时结果。

Claims (1)

1.一种基于FPGA的TDC-GP2测时范围高精度扩展电路，其特征在于：包括晶振（2），晶振（2）的输出端（14）与FPGA模块（1）的第一输入端（15）相连，电源（3）的输出端（16）与FPGA模块（1）的第二输入端（17）相连，调试与下载（4）的输出端（18）与FPGA模块（1）的第三输入端（19）相连，FPGA模块（1）的第一输出端（20）与控制模块（5）的输入端（21）相连，FPGA模块（1）的第二输出端（23）与延时单元（6）的输入端（24）相连；
所述延时单元（6）的输出端（25）与激光发射单元（7）的输入端（26）相连，激光发射单元（7）的输出端（27）与第一激光脉冲接收单元（8）的输入端（28）相连，第一激光脉冲接收单元（8）的输出端（29）与TDC-GP2测时模块（11）的Stop1输入端（34）相连，TDC-GP2测时模块（11）的输出端（36）通过SPI与计算机（13）的第一输入端（46）相连，反射激光脉冲通过第二激光脉冲接收单元（9）的输入端（30）接收，第二激光脉冲接收单元（9）的输出端（31）与TDC-GP2测时模块（11）的Stop2输入端（35）相连，第一激光脉冲接收单元（8）的输出端（29）与计数模块（12）的第一输入端（37）相连，第二激光脉冲接收单元（9）的输出端（31）与计数模块（12）的第二输入端（38）相连，计数模块（12）的输出端（39）通过SPI与计算机（13）的第二输入端（47）相连；
所述控制模块（5）的输出端（22）输出控制TDC-GP2矫正模块（10）与TDC-GP2测时模块（11）的控制信号，分别与TDC-GP2矫正模块（10）的输入端（40）以及TDC-GP2测时模块（11）的输入端（32）相连，FGPA模块（1）的第二输出端（23）输出分频信号，分别与TDC-GP2矫正模块（10）的Start输入端（41）以及TDC-GP2测时模块（11）的Start输入端（33）相连，第一激光脉冲接收单元（8）的输出端（29）分别与TDC-GP2矫正模块（10）的Stop1输入端（42）以及Stop2输入端（43）相连，TDC-GP2矫正模块（10）的输出端（44）通过SPI与计算机（13）的第三输入端（45）相连。
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