CN103403858A - 导电化合物上的大晶粒低电阻率钨 - Google Patents

导电化合物上的大晶粒低电阻率钨 Download PDF

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Abstract

层叠结构和半导体器件以及制造层叠结构和半导体器件的方法。该层叠结构包括：基底层，其包括含有氮化钛、氮化钽或它们的组合的材料；导电层，其包括含有氮化钽铝、氮化钛铝、氮化钽硅、氮化钛硅、氮化钽铪、氮化钛铪、氮化铪、碳化铪、碳化钽、氮化钒、氮化铌或它们的任何组合的材料；以及钨层。该半导体器件包括：半导体衬底；基底层；导电层；以及钨层。

Description

导电化合物上的大晶粒低电阻率钨
技术领域
本发明概括而言涉及半导体和微电子结构以及用于制造这些结构的方法。更具体地，本发明涉及半导体和微电子器件以及用于制造这些器件的方法，其中所述器件包括导电化合物作为底层（underlayer），该底层允许钨沉积物形成大晶粒尺寸并且得到低电阻率。
背景技术
钨是在电子学并且尤其是在芯片技术中具有多种用途的金属化元素。这些用途的例子包括但不限于在前段和后段金属化（front-and back-endmetallization）中使用钨插塞（plug）填充工艺来填充接触和过孔（via），使用钨作为互连材料、使用钨作为金属氧化物半导体场效应晶体管（MOSFET）栅极叠层的部件、以及使用钨作为动态随机存取存储器（DRAM）栅极叠层的部件。
在大多数情况下，期望将钨的最小电阻率用于最佳电路性能。由于在钨中电子的晶界散射是限制电导率（即，增加电阻率）的主要因素之一，因此很多应用期望大的钨晶粒尺寸。
通常，钨沉积在氮化钛（TiN）或氮化钽（TaN）上，例如作为接触/过孔/互连技术中的阻挡材料，或者作为MOSFET栅极叠层技术中与高介电常数（高K）电介质直接接触的金属栅极材料。图1a示出了半导体器件100的横截面图，该半导体器件100具有半导体衬底110和栅极叠层105，栅极叠层105具有氮化钛（TiN）或氮化钽（TaN）层115作为钨沉积物120的底层。图1b示出了这种器件的一个例子。在该示例性半导体器件150中，硅层160用作半导体衬底。在栅极叠层155中包括可选的层，例如覆盖硅衬底160的二氧化硅（SiO2）界面层165、覆盖SiO2界面层165的基于铪（Hf）的高K栅极电介质层170、以及覆盖钨层180的氮化硅（Si3N4）密封层185。
在现有技术中，当将钨沉积到TiN或TaN上时，常常形成小晶粒、高电阻率的钨。在钨沉积之前或钨沉积期间通过特殊的处理并通过多步沉积工序，可以增大晶粒尺寸并且可以降低电阻率。然而，这些工序可能降低制造生产量并且增加成本。
发明内容
根据本发明的一个方面，提供了一种层叠结构，该层叠结构包括：基底层（base layer），其包括含有氮化钛（TiN）、氮化钽（TaN）或它们的组合的材料；覆盖所述基底层的导电层，其中所述导电层包括包含氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）或它们的任何组合的材料；以及沉积在所述导电层上方的钨层。
根据本发明的另一方面，提供了一种半导体器件，该半导体器件包括：半导体衬底；基底层，其包括包含TiN、TaN或它们的组合的材料；覆盖所述基底层的导电层，其中该导电层包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它们的任何组合的材料；以及沉积在所述导电层上方的钨层。
根据本发明的又一方面，提供了一种制造层叠结构的方法。该方法包括：在基底层上沉积导电层，其中所述导电层包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它们的任何组合的材料，并且其中所述基底层具有包含TiN、TaN或它们的组合的材料；以及在所述导电层上方沉积钨层。
根据本发明的再一方面，提供了一种制造半导体器件的方法。该方法包括：在半导体衬底上沉积基底层，其中所述基底层具有包含TiN、TaN或它们的组合的材料；在所述基底层上沉积导电层，其中所述导电层包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它们的任何组合的材料；以及在所述导电层上方沉积钨层。
附图说明
图1a是具有栅极叠层的半导体器件的横截面图，该栅极叠层具有氮化钛（TiN）或氮化钽（TaN）层作为用于钨沉积物的底层。
图1b是图1a的示例性半导体器件的横截面图。
图2a是根据本发明实施例的具有栅极叠层的半导体器件的横截面图，该栅极叠层具有导电层作为用于钨沉积物的底层。该导电层不包含TiN、TaN或者TiN和TaN的组合，或者不完全由TiN、TaN或者TiN和TaN的组合构成。
图2b是图2a的示例性半导体器件的横截面图。
图3示出了根据本发明实施例的另一半导体器件的横截面图。
图4a是根据本发明实施例的层叠结构的横截面图，该层叠结构具有导电层作为用于钨沉积物的底层。该导电层不包含TiN、TaN或者TiN和TaN的组合，或者不完全由TiN、TaN或者TiN和TaN的组合构成。
图4b是图4a的示例性层叠结构的横截面图。
图5是示例出根据本发明实施例的具有栅极叠层的半导体器件的制造方法的概要的流程图，该栅极叠层具有导电层作为用于钨沉积物的底层。该导电层不包含TiN、TaN或者TiN和TaN的组合，或者不完全由TiN、TaN或者TiN和TaN的组合构成。
图6是示例出根据本发明实施例的层叠结构的制造方法的概要的流程图，该层叠结构具有导电层作为用于钨沉积物的底层。该导电层不包含TiN、TaN或者TiN和TaN的组合，或者不完全由TiN、TaN或者TiN和TaN的组合构成。
具体实施方式
将容易理解，如本发明的图中大致描述和示例的本发明的部件，除了所描述的当前优选的实施例，还可以以多种不同的配置设置和设计。因此，图中所表示的本发明实施例的以下详细描述并不旨在限制所要求保护的本发明的范围，而仅仅代表所选的本发明的当前优选的实施例。以下描述仅仅旨在举例，并且仅仅示例了特定的、所选的本申请所要求保护的发明的当前优选实施例。
根据本发明的一个实施例，一种半导体器件具有栅极叠层，该栅极叠层包括用于钨沉积物的底层。该底层可以是不包含氮化钛（TiN）、氮化钽（TaN）或者TiN和TaN的组合的导电层，或者是不完全由TiN、TaN或者TiN和TaN的组合构成的导电层。所述底层也可以是覆盖导电层的界面层的组合。参考图2a，该图示示例了这种半导体器件200的横截面图。
半导体器件200具有半导体衬底210和栅极叠层205，栅极叠层205包括：“基底”层215，其包含TiN、TaN、或TiN和TaN的组合；导电层220，其不包含TiN、TaN、或TiN和TaN的组合，或者不完全由TiN、TaN、或TiN和TaN的组合构成；以及钨层230。栅极叠层205也可以包括其它可选的层，例如导电层220与钨层230之间的界面层225。
构成半导体衬底210的半导体材料可以是任何半导体材料，掺杂的或未掺杂的，包括但不限于硅、硅锗、锗、碳化硅、III-V化合物半导体、II-VI化合物半导体、诸如碳纳米管或石墨烯的碳基半导体、有机半导体、或它们的任何多层或其它组合。本发明对于绝缘体上半导体（例如，绝缘体上硅，SOI）和体半导体技术二者都适用。
可以在半导体衬底210上形成第一可选界面层（在该图中未示出）。该界面层可以由半导体衬底210的氧化物、氮化物或氧氮化物制成，例如由二氧化硅（SiO2）、氮化硅（Si3N4）或氧氮化硅（（SiON）制成，或者可以由任何其它绝缘材料制成。其测量厚度粗略地小于100埃，并且优选地小于15埃。用于形成第一可选界面层的技术包括但不限于：在添加栅极叠层205之前或之后，在室温或升高的温度下暴露于气体、液体或等离子体。
可选的栅极电介质层（在该图中未示出）可以沉积到半导体衬底210上，或者其可以沉积到第一可选界面层上。高K电介质材料可以用于该栅极电介质层——即，包含至少一种金属元素的具有比SiO2高的介电常数的电介质层，例如，氧化铪（HfO2）、氧化锆（ZrO2）、氧化铝（Al2O3）、硅酸铪（HfSiO）、氮化的硅酸铪（HfSiON）、氧氮化铪（HfOxNy）、氧化镧（La2O3）、铝酸镧（LaAlO3）、硅酸锆（ZrSiOx）以及介电常数高于SiO2的介电常数的任何其它电介质材料（SiO2的介电常数是3.9）。如果使用高K电介质材料，则高K栅极电介质层可以由两个或更多个子层形成。栅极电介质层应当具有的近似厚度为10-1000埃，更优选地10-40埃。如果栅极电介质层是半导体衬底210的氧化物、氮化物或氧氮化物，例如SiO2或SiON，则栅极电介质层的厚度将包括第一可选界面层的厚度，如果该界面层215已经形成了的话。
基底层215可以沉积在半导体衬底210上；或者如果第一可选界面层存在，基底层215可以沉积在第一可选界面层上；或者如果可选的栅极电介质层存在，基底层215可以沉积在可选的栅极电介质层上。在其沉积状态下，基底层215基本上分别由钛和氮以及/或者钽和氮构成，但是也可以可选地包括更少量的其它元素，其中其它非金属元素（例如氧、碳、硼、或氢）的量优选低于约20原子百分比，并且诸如例如铪、铝或镧的其它金属元素的量低于约5原子百分比。基底层215的测量厚度优选为大约10-1000埃，并且更优选为10-200埃。
导电层220可以沉积在基底层215上。导电层225包括含有氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）或它们的任何组合的材料。导电层225可以基本上由上述材料形成，或由这些材料中的任何材料且另外包括更少量的其它元素形成，其中其它元素的量优选低于约20原子百分比。或者，导电层225在其沉积状态下可以基本上由任何其它这样的导电材料形成：该导电材料不完全由TiN、TaN或TiN和TaN的组合构成，且可选地与可选界面层225组合时，允许钨层230形成大晶粒，从而得到低电阻率。该导电层的测量厚度为大约10-1000埃，并且优选为10-200埃。
如果导电层220由TaAlN或TiAlN形成，则导电层220应当包含足够的铝含量以及适当的氮含量以允许钨层230形成大晶粒，由此得到低电阻率。足够的铝含量可以为约5-40原子%，并优选为约10-35原子%。适当的氮含量可以为约10-50原子%。例如，导电层220可以包含约16%的Al以及约30%的N。如果导电层220由TaAlN或TiAlN形成并且其包含约小于15原子%的低铝含量，则这对于要进行的表面氧化工艺（将在下文中讨论）是尤其优选的。如果导电层220包含更高的铝含量，则也可以可选地进行表面氧化工艺。如果导电层220由其它材料形成，则也可以可选地对导电层220或半导体器件200进行表面氧化。
位于导电层220与钨层230之间的可选的界面层225可以沉积在导电层225上。该第二可选界面层225可以由例如Al2O3、HfO2或SiO2形成，或者由允许钨层230形成大晶粒从而得到低电阻率的任何材料形成。第二可选界面层225的测量厚度应当为约1-20埃，并且更优选为约1-10埃。
钨层230可以沉积在导电层220上或可选的界面层225上。钨层也可以可选地在钨沉积之后即刻或者在器件制造之后包含较少量的其它元素，其中诸如例如氮、氧、钛或钽的其它元素的量或者任何其它元素的量优选小于约10原子百分比。钨层可以具有任何厚度。对于大多数应用，其测量厚度应当为约10-1000埃，并且更优选为约50-500埃。
可以在钨层230上沉积可选的密封层（在该图中未示出）。该密封层可以由任何材料形成。对于很多应用，优选所述可选的密封层由诸如氮化硅（Si3N4）、Al2O3、HfO2或ZrO2的绝缘化合物形成，并且优选其测量厚度为约10-500埃。所述密封层可以随后在处理中被部分地或完全去除，例如以便进行与栅极线的接触。
参考图2b，该图示示出了图2a的示例性半导体器件250的横截面图。在该示例性半导体器件250中，硅层260用作半导体衬底。在栅极叠层255中，下面的层以所指示的顺序存在：
由SiO2形成的界面层265，其测量厚度为5-10埃，覆盖硅衬底260；
氧氮化铪硅（HfSiON）高K栅极电介质层270，其测量厚度为20埃，覆盖SiO2层265；
TiN层275，其测量厚度为75埃，覆盖Hf基高K栅极电介质层270；
导电层280，其由TaAlN形成并且测量厚度为100埃，覆盖TiN层275；
钨层285，其测量厚度为125埃，覆盖导电层280；以及
Si3N4密封层，其测量厚度为200埃，覆盖钨层285。
TaAlN导电层280由约38原子%的Ta、30原子%的Al和32原子%的N构成。
在沉积了TaAlN导电层280之后，将器件250暴露于空气以引入氧原子。
与TiN层175（图1b）用作底层（其中大多数钨晶粒的测量宽度小于10纳米）的情况相比，当TaAlN导电层280用作用于钨层285的底层时，TaAlN导电层280允许形成大得多的钨晶粒，在完成器件的处理之后许多钨晶粒的宽度大于40纳米。
与沉积在TiN层175（图1b）上的钨层180（图1b）的情况相比，由于小的晶界散射，所测得的钨层285的薄层电阻较低，为约9.6Ohm/平方，对应于大约12microOhm cm的所期望的电阻率。所测得的钨层180的薄层电阻为约38.8Ohm/平方，对应于大约48.5microOhm cm的不太理想的电阻率。尽管这些值是在完全器件处理之后测量的，即使正好在钨沉积之后，钨层285也具有11-13Ohm/平方的低薄层电阻，对应于约13.75-16.25microOhm cm的电阻率。
参考图3，该图示示出了另一半导体器件300的横截面图。
类似于图2a中的半导体器件200，图3中所示的半导体器件300也包含半导体衬底310和栅极叠层305，栅极叠层305包括：“基底”层315，其包含TiN、TaN或TiN和TaN的组合；导电层320，其不包含TiN、TaN或TiN和TaN的组合，或者不完全由TiN、TaN或TiN和TaN的组合构成；以及钨层330。栅极叠层305还可以包括其它可选的层，例如覆盖半导体衬底310的第一界面层（未示出）、覆盖第一界面层的栅极电介质层（未示出）、位于导电层320和钨层330之间的第二界面层325、以及覆盖钨层的密封层（未示出）。
半导体衬底310、导电层320以及栅极叠层305的可选的层可以由与上述的半导体衬底210、导电层220以及栅极叠层205的可选层相同的材料形成，并且具有与上述的半导体衬底210、导电层220以及栅极叠层205的可选层相同的测量厚度。基底层315和钨层330可以具有与上面参考图2a所描述的基底层215和钨层230相同的测量厚度。像参考图2a描述的基底层215一样，基底层315基本上分别由钛和氮和/或钽和氮构成，但是还可以可选地包括较少量的上述其它元素。
类似于上面参考图2a描述的导电层220，如果图3中的导电层320由TaAlN或TiAlN形成，则导电层325应当包含足够的铝含量以及适当的氮含量以允许钨层330形成大晶粒，由此得到低电阻率。相应地，足够的铝含量可以为约5-40原子%，并优选为约10-35原子%。适当的氮含量可以为约10-50原子%。例如，导电层320可以包含约16%的Al以及约30%的N。如果导电层320由TaAlN或TiAlN形成并且其包含约小于15原子%的低铝含量，则这对于要进行的表面氧化工艺（将在下文中讨论）尤其是优选的。如果导电层320包含更高的铝含量，则也可以可选地进行表面氧化工艺。此外，像上述导电层220一样，如果导电层320由其它材料形成，则也可以可选地对导电层320或半导体器件300进行表面氧化。
栅极叠层305的可选的密封层（未示出）也可以随后在处理中被部分地或完全去除，例如以便进行与栅极线的接触。
栅极叠层305可以包括绝缘氧化物或氮化物化合物（例如SiO2、Si3N4、Al2O3、HfO2或ZrO2）或其混合物或其多层构成的间隔物（spacer）350，其中间隔物350最优选地与栅极叠层305的所有层直接接触。所述密封层可以由与间隔物350相同的材料形成，或者其可以由不同的材料形成。
参考图4a，该图示示出了根据本发明的一个实施例的层叠结构400的横截面图。该层叠结构400包括：“基底”层402，其包含TiN、TaN、或TiN和TaN的组合；导电层405，其不包含TiN、TaN、或TiN和TaN的组合，或者不完全由TiN、TaN、或TiN和TaN的组合构成；以及钨层415。层叠结构400还可以包括其它可选的层，例如位于导电层405与钨层415之间的中间层410。
导电层405可以由与导电层220（图2a）和320（图3）相同的材料形成并且具有与它们相同的测量厚度。可选的界面层410可以由与可选的界面层225（图2a）和325（图3）相同的材料形成并且具有与它们相同的测量厚度。基底层405和钨层415可以具有与基底层215（图2a）和315（图3）以及钨层230（图2a）和330（图3）相同的测量厚度。此外，基底层405基本上分别由钛和氮和/或钽和氮构成，但是也可以可选地包括较少量的其它元素，如在上文中参考图2a和图3针对基底层215和315所描述的。
类似于导电层220（图2a）和320（图3），如果图4a中的导电层405由TaAlN或TiAlN形成，则导电层405应当包含足够的铝含量以及适当的氮含量以允许钨层415形成大晶粒由此得到低电阻率。相应地，足够的铝含量可以为约5-40原子%，并优选为约10-35原子%。适当的氮含量可以为约10-50原子%。例如，导电层405可以包含约16%的Al以及约30%的N。如果导电层405由TaAlN或TiAlN形成并且其包含大约小于15原子%的低铝含量，这对于要进行的表面氧化工艺（将在下文中讨论）是特别优选的。如果导电层405包含较高的铝含量，则也可以可选地进行表面氧化工艺。此外，像导电层220（图2a）和320（图3）一样，如果导电层405由其它材料形成，则可以可选地对导电层405或半导体器件400进行表面氧化。
参考图4b，该图示示出了图4a的示例性层叠结构450的横截面图。在该示例性层叠结构450中，TaAlN导电层455覆盖TiN层452。钨层460覆盖TaAlN导电层455。
根据本发明的另一个实施例，提供了一种制造半导体器件的方法，该半导体器件具有包括用于钨沉积物的底层的栅极叠层。该底层可以是不包含TiN、TaN、或TiN和TaN的组合的导电层，或者可以是不完全由TiN、TaN、或TiN和TaN的组合构成的导电层。所述底层也可以是覆盖导电层的界面层的组合。参考图5，该图示示出了用于制造半导体器件的方法5000的概要。
该方法5000开始于步骤5010。如框5010中所指示，在半导体衬底上制造栅极叠层。该栅极叠层具有导电层作为用于钨沉积物的底层。该栅极叠层可以用具有与图2a和图3中的栅极叠层205、305的层215、220、225、230、315、320、325、330相同的材料以及相同的测量厚度的层形成。
第一界面层可以可选地生长或沉积在半导体衬底（该图中未示出）上。该第一界面层可以由与本发明的上述实施例中的第一可选界面层相同的材料形成并且具有与它们相同的测量厚度。可以使用常规沉积方法将第一界面层沉积到半导体衬底上。
接下来可以可选地将栅极电介质层生长或沉积在第一界面层或半导体衬底上，框5020。该栅极电介质层可以由与本发明的上述实施例中的栅极电介质层相同的材料形成并且具有与它们相同的测量厚度。该栅极电介质层可以通过常规方法生长或沉积，所述常规方法诸如例如是快速热氧化、快速热氮化、快速热氧氮化、炉氧化、炉氮化、炉氧氮化、等离子体氧化、等离子体氮化、金属氧化物化学气相沉积（MOCVD、溅射或其它物理气相沉积（PVD）技术、化学气相沉积（CVD）、原子层沉积（ALD）或这些技术的任何组合。
包含TiN、TaN、或TiN和TaN的组合的“基底”层可以沉积在半导体衬底上，框5015，或者如果已经在栅极叠层中形成了第一界面层、栅极电介质层或其它可选层，则可以将基底层沉积在这样的可选层上。该基底层可以具有与本发明的上述实施例中的基底层相同的测量厚度。此外，该基底层基本上分别由钛和氮和/或钽和氮构成，但是也可以可选地包括较少量的其它元素，如在上文中针对上面的实施例中所述的基底层所述的。该基底层可以通过常规方法沉积，所述常规方法诸如例如是溅射或其它物理气相沉积（PVD）技术、化学气相沉积（CVD）、原子层沉积（ALD）或这些技术的任何组合。
接下来，可以将导电层沉积在基底层上，框5025。不包含TiN、TaN、或TiN和TaN的组合或者不完全由TiN、TaN、或TiN和TaN的组合形成的导电层可以由与在上文中参考图2a、图3和图4a描述的导电层220、320、405相同的材料形成，并且具有与导电层220、320、405相同的测量厚度。该导电层可以通过常规方法沉积，所述常规方法诸如例如是溅射或其它物理气相沉积（PVD）技术、化学气相沉积（CVD）、原子层沉积（ALD）或这些技术的任何组合。
如上所述，如果导电层由TaAlN或TiAlN形成，则导电层应当包含足够的铝含量以及适当的氮含量以允许钨层形成大晶粒由此得到低电阻率。相应地，足够的铝含量可以为约5-40原子%，并优选为约10-35原子%。适当的氮含量可以为约10-50原子%。如果导电层由TaAlN或TiAlN形成并且其包含约小于15原子%的低铝含量，则这对于要进行的表面氧化工艺（将在下文中讨论）是特别优选的。如果导电层包含较高的铝含量，则也可以可选地进行表面氧化工艺，框5045。如果所述导电层由其它材料形成，则也可以可选地对所述导电层或器件进行表面氧化，框5045。
表面氧化工艺是使用导致在导电层的表面区域或近表面区域中氧原子的结合的物质或气氛对表面进行的处理。表面氧化的例子包括但不限于：空气暴露、氧气暴露、等离子体氧化、基簇射氧化（radical shower oxidation，ROX）、水蒸汽暴露、或者用液态水或用其它含氧湿化学物质处理，要么在室温下，要么在低于或高于室温的温度下。空气暴露可以仅仅是通过将器件从处理室中取出或通过使空气流进入处理室，来暴露于室内/实验室空气。ROX是暴露于氧基。
接下来，在框5035沉积钨层之前，可以可选地将另一界面层沉积在导电层上，框5030。可以使用常规方法沉积该可选界面层。
钨层可以沉积在导电层上，框5035，或沉积在参考框5030描述的可选界面层上。可能的用于沉积钨层的方法包括但不限于：溅射、物理气相沉积、分子束沉积、原子层沉积或化学气相沉积。
之后，可以可选地使用常规方法将密封层沉积在钨层上（该图中未示出）。该密封层可以由与本发明的上述实施例中的密封层相同的材料形成并且具有与它们相同的测量厚度。如之前所讨论的，所述密封层可以随后在处理中被部分地或完全去除，以便进行与栅极线的接触。例如，可以在随后的步骤中打开密封层以形成与栅极线的接触。
除非另外指明，栅极叠层的各层可以通过常规沉积和构图方法形成。可以通过常规半导体处理技术添加诸如参考图3所描述的那些的间隔物，所述半导体处理技术诸如例如是快速热化学气相沉积（RTCVD）或低压化学气相沉积（LPCVD）、原子层沉积（ALD）或这些技术的任何组合。之后，继续器件处理以完成半导体器件，框5100。
也可以执行参考图5讨论的用于制造半导体器件的步骤中的一些，来形成具有作为钨沉积物的底层的导电层的层叠结构，其中该导电层不包含TiN、TaN、或TiN和TaN的组合，或者不完全由TiN、TaN、或TiN和TaN的组合形成。参考图6，该图示示出了根据本发明的一个实施例用于制造该层叠结构的方法6000的概要。
方法6000开始于步骤6005，在步骤6005，包含TiN、TaN、或TiN和TaN的组合的“基底”层形成或沉积在一表面上。该基底层可以具有与本发明的上述实施例中的基底层相同的测量厚度。此外，该基底层基本上分别由钛和氮和/或钽和氮构成，但是也可以可选地包括较少量的其它元素，如在上文中针对上面的实施例中所述的基底层所述的。该基底层可以通过常规方法沉积，所述常规方法诸如例如是溅射或其它物理气相沉积（PVD）技术、化学气相沉积（CVD）、原子层沉积（ALD）或这些技术的任何组合。
接下来，可以将导电层沉积在基底层上，框6010。该导电层可以由与上文中参考图2a、图3和图4a描述的导电层220、320、405相同的材料形成并且具有与导电层220、320、405相同的测量厚度。该导电层可以通过常规方法沉积，所述常规方法诸如例如是溅射或其它物理气相沉积（PVD）技术、化学气相沉积（CVD）、原子层沉积（ALD）或这些技术的任何组合。
如上所述，如果导电层由TaAlN或TiAlN形成，则导电层应当包含足够的铝含量以及适当的氮含量以允许钨层形成大晶粒，由此得到低电阻率。相应地，足够的铝含量可以为约5-40原子%，并优选为约10-35原子%。适当的氮含量可以为约10-50原子%。如果该导电层由TaAlN或TiAlN形成并且其包含约小于15原子%的低铝含量，则这对于要进行的表面氧化工艺（已经在上文中描述）是特别优选的，框6025。如果导电层包含较高的铝含量，则也可以可选地进行表面氧化工艺，框6025。如果所述导电层由其它材料形成，则也可以可选地对所述导电层或器件进行表面氧化，框6025。
在框6020沉积钨层之前，可以可选地将界面层沉积在导电层上，框6015。可以使用常规方法沉积该界面层。
钨层可以沉积在所述导电层上或该可选界面层上，框6020。可能的用于沉积钨层的方法包括但不限于：溅射、物理气相沉积、分子束沉积、原子层沉积或化学气相沉积。
之后，继续器件处理以完成该层叠结构，框6100。
对于与本公开有关领域的技术人员显而易见的是，可以做出在此处具体描述的那些实施例之外的本发明的其它修改，而不脱离本发明的精神。例如，上文中描述的半导体器件和层叠结构可以包括另外的可选层，并且用于制造这些器件和结构的方法可以包括用于沉积这些层的另外的可选步骤。因此，这些修改被认为是在仅由所附权利要求限定的本发明的范围内。

Claims (25)

1.一种层叠结构，包括：
基底层，其包括选自氮化钛（TiN）、氮化钽（TaN）及它们的组合的材料；
覆盖所述基底层的导电层，其中所述导电层包括选自氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）以及它们的任何组合的材料；以及
沉积在所述导电层上方的钨层。
2.根据权利要求1所述的层叠结构，还包括：
覆盖所述导电层的界面层，其中所述界面层包括选自氧化铝（Al2O3）、氧化铪（HfO2）、二氧化硅（SiO2）及它们的组合的材料。
3.根据权利要求1所述的层叠结构，其中所述导电层允许所述钨层形成大晶粒并获得低电阻率。
4.根据权利要求1所述的层叠结构，其中所述导电层包括TaAlN，并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
5.根据权利要求1所述的层叠结构，其中所述导电层包括TiAlN并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
6.根据权利要求1所述的层叠结构，其中所述导电层还包括选自TiN、TaN及它们的组合的材料。
7.根据权利要求1所述的层叠结构，其中所述导电层或所述器件受到表面氧化。
8.一种半导体器件，包括：
半导体衬底；
基底层，其包括选自氮化钛（TiN）、氮化钽（TaN）及它们的组合的材料，其中所述基底层覆盖所述半导体衬底；
覆盖所述基底层的导电层，其中所述导电层包括选自氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）以及它们的任何组合的材料；以及
沉积在所述导电层上方的钨层。
9.根据权利要求8所述的器件，还包括：
覆盖所述导电层的界面层，其中所述界面层包括选自氧化铝（Al2O3）、氧化铪（HfO2）、二氧化硅（SiO2）及它们的组合的材料。
10.根据权利要求8的器件，其中所述导电层允许所述钨层形成大晶粒并获得低电阻率。
11.根据权利要求8的器件，其中所述导电层包括TaAlN，并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
12.根据权利要求8的器件，其中所述导电层包括TiAlN，并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
13.根据权利要求8的器件，其中所述导电层还包括选自TiN、TaN及它们的组合的材料。
14.根据权利要求8的器件，其中所述导电层或所述器件受到表面氧化。
15.一种制造层叠结构的方法，所述方法包括：
在基底层上沉积导电层，其中所述导电层包括选自氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）以及它们的任何组合的材料，并且其中所述基底层包括选自氮化钛（TiN）、氮化钽（TaN）及它们的组合的材料；以及
在所述导电层上方沉积钨层。
16.根据权利要求15所述的方法，还包括：
在沉积所述导电层之后在所述导电层上沉积界面层。
17.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上沉积基底层，其中所述基底层包括选自氮化钛（TiN）、氮化钽（TaN）及它们的组合的材料；
在所述基底层上沉积导电层，其中所述导电层包括选自氮化钽铝（TaAlN）、氮化钛铝（TiAlN）、氮化钽硅（TaSiN）、氮化钛硅（TiSiN）、氮化钽铪（TaHfN）、氮化钛铪（TiHfN）、氮化铪（HfN）、碳化铪（HfC）、碳化钽（TaC）、氮化钒（VN）、氮化铌（NbN）以及它们的任何组合的材料；以及
在所述导电层上方沉积钨层。
18.根据权利要求17所述的方法，还包括：
在沉积所述导电层之后在所述导电层上沉积界面层。
19.根据权利要求17所述的方法，其中所述界面层包括选自氧化铝（Al2O3）、氧化铪（HfO2）、二氧化硅（SiO2）及它们的组合的材料。
20.根据权利要求17所述的方法，其中所述导电层允许所述钨层形成大晶粒并获得低电阻率。
21.根据权利要求17所述的方法，其中所述导电层包括TaAlN，并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
22.根据权利要求17所述的方法，其中所述导电层包括TiAlN，并且所述导电层具有的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
23.根据权利要求17所述的方法，其中所述导电层还包括选自TiN、TaN及它们的组合的材料。
24.根据权利要求17所述的方法，还包括：
在沉积所述钨层之前，对所述导电层或所述层叠结构进行表面氧化处理。
25.根据权利要求24所述的方法，其中所述表面氧化处理是空气暴露或基簇射氧化（ROX）。
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