CN103390584A

CN103390584A - 半导体器件的制造方法

Info

Publication number: CN103390584A
Application number: CN2012101425404A
Authority: CN
Inventors: 朱慧珑; 闫江; 王红丽
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-05-09
Filing date: 2012-05-09
Publication date: 2013-11-13

Abstract

本申请公开了一种制造半导体器件的方法，包括：在半导体衬底上形成栅极介质层，所述半导体衬底包括第一有源区和第二有源区；在栅极介质层上形成栅极导体层；在第一有源区和第二有源区中的栅极导体层上分别形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模；利用第一硬掩模和第二硬掩模蚀刻栅极导体层，从而同时形成第一栅极导体和第二栅极导体。该方法可以简单可靠地在一个晶片上制造不同栅极长度的多个MOSFET。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体技术，更具体地，涉及包含在一个晶片上制造不同栅极长度的MOSFET的方法。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。

在一个晶片上形成不同栅极长度的多个MOSFET时，采用不同分辨率的光刻技术形成各个MOSFET的光致抗蚀剂掩模。按照所需的光刻设备和光致抗蚀剂，将前端工艺分为多个阶段，在每个阶段制造一种栅极长度的MOSFET所需的掩模。然而，该前端工艺将变得复杂，导致制造成本的升高。在先前阶段形成的掩模受到随后阶段的影响而发生尺寸的变化，导致成品率的降低。

发明内容

本发明的目的是提供一种简单可靠的在一个晶片上制造不同栅极长度的多个MOSFET的方法。

根据本发明，提供一种制造半导体器件的方法，包括：在半导体衬底上形成栅极介质层，所述半导体衬底包括第一有源区和第二有源区；在栅极介质层上形成栅极导体层；在第一有源区和第二有源区中的栅极导体层上分别形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模；利用第一硬掩模和第二硬掩模蚀刻栅极导体层，从而同时形成第一栅极导体和第二栅极导体。

在优选的实施例中，形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模包括：在栅极导体层上形成第一掩模层；在第一掩模层上形成第二掩模层；在第一有源区中的第二掩模层上形成第一光致抗蚀剂掩模；利用第一光致抗蚀剂掩模，对第二掩模层进行选择性蚀刻，使得第二掩模层在第一有源区中的第一掩模层上形成第三硬掩模；去除第一光致抗蚀剂掩模；在第二有源区的第一掩模层上形成第二光致抗蚀剂掩模；利用第三硬掩模和第二光致抗蚀剂掩模，对第一掩模层进行选择性蚀刻；以及去除第二光致抗蚀剂掩模；其中，第一硬掩模是第一掩模层在第一有源区中的部分，第二硬掩模是第一掩模层在第二有源区中的部分。

本发明的方法在连续的步骤中形成用于不同尺寸的栅极的硬掩模，在形成硬掩模之后，在相同的步骤中同时形成不同栅极长度的MOSFET的各个部分。不同栅极长度的MOSFET在形成栅极时使用硬掩模，并且共用前端工艺的至少一部分步骤，从而可以降低制造成本，并且可以减小由工艺波动引起的性能变化，使得不同的MOSFET的性能差异主要由栅极长度的差异引起，因此可以容易地符合电路设计要求，提高成品率。

附图说明

图1至7示出了根据本发明的制造不同栅极长度的MOSFET的方法的各个步骤的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

除非在下文中特别指出，非易失性存储器件中的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体层可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni₃Si、Pt、Ru、Ir、Mo、HfRu、RuOx|和所述各种导电材料的组合。栅极介质层可以由SiO₂或介电常数大于SiO₂的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括SiO₂、HfO₂、ZrO₂、Al₂O₃、TiO₂、La₂O₃，氮化物例如包括Si₃N₄，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO₃，钛酸盐例如包括SrTiO₃，氧氮化物例如包括SiON。并且，栅极介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极介质层的材料。

按照本发明的方法的第一实施方式，执行图1至7所示的步骤，在图中示出各个阶段形成的半导体结构的截面图。

本发明的方法开始于半导体衬底101，在半导体衬底101中将形成MOSFET的源区、漏区和沟道区。如图1所示，在半导体衬底101中形成了浅沟槽隔离区102，用于限定两个MOSFET的有源区，在半导体衬底101依次形成了栅极介质层103、栅极导体层104、第一掩模层105和第二掩模层106。栅极介质层103例如是厚度约为2-5nm的HfO₂层。栅极导体层104例如是厚度约为20-90nm的多晶硅层。第一掩模层105例如是厚度约为2-5nm的SiO₂层。第二掩模层106例如是厚度约为10-50nm的多晶硅层。

在优选的实施方式中，第二掩模层106和栅极导体层104相对于第一掩模层105具有基本相同的蚀刻选择性，例如由相同的材料组成，以便于在随后的蚀刻步骤中同时去除。

在优选的实施例中，第一掩模层105和栅极介质层103相对于栅极导体层104具有基本相同的蚀刻选择性，例如由相同的材料组成，以便于在随后的蚀刻步骤中同时去除。

然后，通过旋涂在第二掩模层106上形成光致抗蚀剂层107。通过其中包括曝光和显影的光刻工艺，在第一有源区(位于浅沟槽隔离102左侧的区域)中将光致抗蚀剂层107形成对应于第一栅极的图案，如图2所示。

在本实施方式中，在第一有源区中将形成栅极长度较大的MOSFET，例如约为0.1-10μm。在图案化光致抗蚀剂层107的光刻工艺中，可以使用分辨率较低的便宜的光刻设备和/或光致抗蚀剂。

然后，利用光致抗蚀剂层107作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除第二掩模层106的暴露部分。该蚀刻步骤停止在第一掩模层105的顶部，如图3所示。第二掩模层106在第一有源区中的剩余部分将在随后的蚀刻步骤中作为硬掩模。

然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层108。通过旋涂在半导体结构的整个表面上形成光致抗蚀剂层108。通过其中包括曝光和显影的光刻工艺，在第二有源区(位于浅沟槽隔离102右侧的区域)中将光致抗蚀剂层108形成对应于第二栅极的图案，如图4所示。

在本实施方式中，在第二有源区中将形成栅极长度较小的MOSFET，例如约为0.02-0.1μm。在图案化光致抗蚀剂层108的光刻工艺中，可以使用分辨率较高的昂贵的光刻设备和/或光致抗蚀剂。

然后，利用第一有源区中的第二掩模层106和第二有源区中的光致抗蚀剂层108作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除第一掩模层105的暴露部分。该蚀刻步骤停止在栅极导体层104的顶部，如图5所示。第一掩模层105在第一有源区和第二有源区中的剩余部分将在随后的蚀刻步骤中作为硬掩模。

然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层108。利用第一掩模层105作为硬掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除栅极导体层104的暴露部分，如图6所示。在该蚀刻步骤中，第一掩模层105在第一有源区和第二有源区中的部分分别作为第一硬掩模和第二硬掩模。该蚀刻步骤停止在栅极介质层103的顶部，并且还去除了第一有源区中第一掩模层105顶部的第二掩模层106。

在优选的实施方式中，第二掩模层106和栅极导体层104相对于第一掩模层105具有基本相同的蚀刻选择性，因此在该蚀刻步骤中可以采用相同的蚀刻剂去除第二掩模层106的所有部分和栅极导体层104的显露部分。

栅极导体层104在第一有源区中的剩余部分形成大尺寸的第一栅极导体，在第二有源区中的剩余部分形成小尺寸的第二栅极导体。

然后，在不使用掩模的情形下，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，相对于栅极导体层104和半导体衬底101，选择性地去除栅极介质层103的暴露部分。该蚀刻步骤停止在半导体衬底101的顶部，并且还去除了第一掩模层105。

在优选的实施例中，第一掩模层105和栅极介质层103相对于栅极导体层104具有基本相同的蚀刻选择性，因此在该蚀刻步骤中可以采用相同的蚀刻剂同时去除第一掩模层105和栅极介质层103，以暴露栅极导体层104的顶部表面和衬底101的顶部表面。

在第一有源区和第二有源区中，栅极导体层104和栅极介质层103形成各自的MOSFET的栅堆叠，在栅堆叠的侧壁上形成栅侧墙109，如图7所示。第一有源区的第一栅极导体的长度(沿着横向方向)大于第二有源区的第二栅极导体的长度(沿着横向方向)。

在替代的实施例中，在图5所示的步骤之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层108。然后，利用第一掩模层105作为硬掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，选择性地去除栅极导体层104和栅极介质层103的暴露部分。在该蚀刻步骤中，首先去除位于第一掩模层105在第一有源区的部分的顶部上的第二掩模层106，然后第一掩模层105在第一有源区和第二有源区中的部分分别作为第一硬掩模和第二硬掩模。该蚀刻步骤停止在半导体衬底101的表面上。在第一有源区和第二有源区中，栅极导体层104和栅极介质层103形成各自的MOSFET的栅堆叠。在栅堆叠的侧壁上形成栅侧墙109，如图7所示。

该替代的实施例通过在一次蚀刻中到达半导体衬底101的表面，减少用于形成栅堆叠的蚀刻步骤。

然后，可以按照常规的方法形成MOSFET的其他部分(未示出)，例如在栅堆叠的两侧进入离子注入以形成源区和漏区、以及形成到达栅极导体、源区和漏区的导电通道。这些步骤可以参照常规技术，在此不再赘述。

以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施方式。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims

1.一种制造半导体器件的方法，包括：

在半导体衬底上形成栅极介质层，所述半导体衬底包括第一有源区和第二有源区；

在栅极介质层上形成栅极导体层；

在第一有源区和第二有源区中的栅极导体层上分别形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模；

利用第一硬掩模和第二硬掩模蚀刻栅极导体层，从而同时形成第一栅极导体和第二栅极导体。

2.根据权利要求1所述的方法，其中形成第一尺寸的第一硬掩模和第二尺寸的第二硬掩模包括：

在栅极导体层上形成第一掩模层；

在第一掩模层上形成第二掩模层；

在第一有源区中的第二掩模层上形成第一光致抗蚀剂掩模；

利用第一光致抗蚀剂掩模，对第二掩模层进行选择性蚀刻，使得第二掩模层在第一有源区中的第一掩模层上形成第三硬掩模；

去除第一光致抗蚀剂掩模；

在第二有源区的第一掩模层上形成第二光致抗蚀剂掩模；

利用第三硬掩模和第二光致抗蚀剂掩模，对第一掩模层进行选择性蚀刻；以及

去除第二光致抗蚀剂掩模；

其中，第一硬掩模是第一掩模层在第一有源区中的部分，第二硬掩模是第一掩模层在第二有源区中的部分。

3.根据权利要求1或2所述的方法，其中第一尺寸大于第二尺寸。

4.根据权利要求3所述的方法，其中在形成第一光致抗蚀剂掩模时使用的光刻设备和/或光致抗蚀剂比在形成第二光致抗蚀剂掩模时使用的光刻设备和/或光致抗蚀剂的分辨率低。

5.根据权利要求2所述的方法，其中第一掩模层和栅极介质层由相同的材料组成。

6.根据权利要求5所述的方法，其中所述第一掩模层和栅极介质层由相同的氧化物组成。

7.根据权利要求2所述的方法，其中第二掩模层和栅极导体层由相同的材料组成。

8.根据权利要求7所述的方法，其中第二掩模层和栅极导体层由多晶硅组成。