CN103378810A - 模拟电路中的失真消除 - Google Patents

Abstract

本公开涉及模拟电路中的失真消除。本发明的实施例可以提供用于减小模拟电路中失真的改进的设备和方法。依据本发明的电路可以包含：主路径，包括带有输入阻抗的模拟电路；源阻抗，表示驱动模拟电路的输入网络的阻抗；以及消除路径。消除路径可以并行于主路径，并可以产生消除非线性电流以实质上消除拉至输入阻抗的非线性电流，导致流经源阻抗的非线性电流减少。

Description

模拟电路中的失真消除

相关申请

本申请要求在2012年4月20日提交的序列号61/636,053的美国专利申请的优先权，其整个内容并入本申请。

技术领域

本发明涉及减小模拟电路中的失真。

背景技术

在任何模拟网络（诸如采样或者追踪网络）中，失真的大部分（非线性）是由在作为输入连接至采样网络的源极电阻/阻抗中的非线性电流（或者电荷）的流动而产生的。有时，该阻抗位于管芯（die）的外部，并可以根据用户或者应用而变化。因此，在采样网络上的装置对产生的失真控制很少或没有控制。

减小失真的传统方法是减小由采样网络其自身产生的非线性电流。这引出了诸如栅极自举、背栅自举、背栅浮置、缓冲等技术。

图1示出实现栅极自举技术来减小由采样网络100产生的非线性电流的常规采样网络电路100。采样网络100包含：采样电容器101；开关106，连接至电容101；晶体管102（M1），将电容101连接至输入Vin；自举电路103，连接在Vin与晶体管102的栅极之间；以及附加的晶体管104、105，连接至晶体管102的背栅（BG）。

电路100具有串联连接的2个开关106、102。开关106（象征地示出为连接至电容101）由Φ1a钟控（clock），开关102（M1）由Φ1_btst钟控。当采样发生时Φ1a进行控制。信号Φ1a和Φ1_btst被偏移，使得Φ1a在Φ1_btst之前打开(open)（变低）。通过在Vin与晶体管102的栅极之间提供自举电路，晶体管102的栅极和源极（Vgs）之间的电压固定（意味着晶体管的102电阻也固定）。因此，当Vin变化时，栅极电压也改变相同的量。

还通过将BG连接至Vin来提供线性，以便源极与BG之间的电压也固定。在该情况下，Φ2的相位与Φ1a相反。在采样Φ1a为通（on）（例如高）的期间，以便连接至Φ1a的所有开关接通，且作为结果BG连接至Vin。在相反相位中，Φ2为通，且Φ1a为断（off），以便BG连接至接地（这刷新了BG）。晶体管102的栅极还可以连接至由Φ2控制的开关（未示出）以将栅极连接至接地。

图2是在操作的追踪阶段期间的图1的采样网络100的等效电路200。采样网络200包含源阻抗202（Zs）和输入阻抗204（Zin）。输入阻抗204是采样电路（未示出，但是类似于图1的采样电路）的输入阻抗，且源阻抗202是产生Vin来驱动采样电路的输入网络（未示出）的源阻抗。输入信号经由采样电路（现在仅由Zin表示）传播至采样电容器是失真的一个重要的源头。此外，Zin的非线性分量是失真的另一个主要原因。

由采样电路采样的电压可以表示如下：

$\mathrm{Vin}=\frac{\mathrm{Vs}\·\mathrm{Zin}}{\mathrm{Zs}+\mathrm{Zin}}$   等式（1）

如果Zin的非线性分量是ΔZin，那么采样电压的非线性分量可以导出如下：

$\mathrm{Vin}=\frac{\mathrm{Vs}(\mathrm{Zin}+\mathrm{\ΔZin})}{\mathrm{Zs}+\mathrm{Zin}+\mathrm{\ΔZin}}$   等式（2）

$\mathrm{Vin}=\frac{\mathrm{Vs}}{1+\frac{\mathrm{Zs}}{\mathrm{Zin}}}(1+\frac{\mathrm{Zs}\·\frac{\mathrm{\ΔZin}}{\mathrm{Zin}}}{\mathrm{Zs}+\mathrm{Zin}})$   等式（3）

$\frac{\mathrm{\ΔVin}}{\mathrm{Vin}}=\frac{\frac{\mathrm{\ΔZin}}{\mathrm{Zin}}}{1+\frac{\mathrm{Zin}}{\mathrm{Zs}}}$ 或者 $\frac{\mathrm{\ΔIin}}{\mathrm{Iin}}\·\frac{\mathrm{Zs}}{\mathrm{Zin}}$   等式（4）

其中，ΔVin是采样电压的非线性分量（即失真）。该公式是一般式，并适用于任何输入网络（无论是缓冲的还是非缓冲的）。

因此，为了具有低失真，源阻抗Zs应该低，采样电路的输入阻抗应该大，且输入阻抗的非线性ΔZin应该小和/或非线性电流ΔIin应该小。所以，流水线模数转换器（ADC）的性能由于其源阻抗增加而变差。传统上，该非线性仅可以通过将输入开关非线性寄生最小化来减小。

上述的常规技术无法适当减小模拟系统中的失真。因此，发明人察觉到本领域需要进一步减小模拟系统中的失真。

附图说明

图1是带有自举网络的常规采样网络的框图。

图2是图1的常规采样网络的等效电路图。

图3是根据本发明的实施例的带有消除路径的模拟网络的等效电路图。

图4是根据本发明的实施例的带有消除路径的模拟网络的框图。

图5是根据本发明的实施例的带有消除路径的模拟网络的框图。

图6是根据本发明的实施例的带有消除路径的模拟网络的框图。

图7是根据本发明的实施例的设计消除电路的方法的流程图。

图8是根据本发明的实施例的、流经模拟网络的主路径和消除路径的电流的快速傅里叶变换（FFT）的图。

具体实施方式

本发明的实施例可以提供用于减小模拟电路中失真的改进的设备和方法。依据本发明的电路可以包含：主路径，包括带有输入阻抗的模拟电路；源阻抗，表示驱动模拟电路的输入网络的阻抗；以及消除路径。消除路径可以并行于（in parallel to）主路径，并可以产生消除非线性电流以实质上消除拉（draw）至输入阻抗的非线性电流，导致流经源阻抗的非线性电流减少。

图3是依据本发明的实施例的模拟网络300的等效电路。模拟网络300可以包含：源阻抗302（Zs），表示输入网络（未示出）的阻抗；带有输入阻抗的主路径304（Zin）；以及带有消除阻抗的消除路径306（Zc）。主路径和消除路径可以彼此并行。

主路径的输入阻抗304可以表示模拟网络300的模拟电路（未示出）的阻抗。模拟电路可以由电源（未示出）驱动。示例性模拟电路的示例包含采样电路、追踪电路、模数转换器等。输入阻抗304可以包括模拟电路中的各种电路元件的组合，包含晶体管、电容器、电阻器、电感器等。

源阻抗302可以表示提供电流来驱动模拟网络300的输入网络（未示出）的阻抗。输入网络可以是提供连续电压或者电流给网络的模拟电路的电源。

消除路径的消除阻抗306可以表示消除电路（未示出，但由阻抗Zc表示）的阻抗。消除电路可以包括各种电路元件的组合，包含晶体管、放大器、电容器等。消除电路可以是反对网络（opposing network），产生与主路径中由模拟电路（表示为Zin）的输入阻抗304拉的非线性电流相等并相反的非线性电流。此外，消除电路可以是冗余的（即，没有除了消除主路径中的非线性电流之外的功能），或者可以是功能性电路的一部分（例如放大器或者比较器）。

假设输入阻抗304中的非线性是电流ΔIin，那么消除阻抗306可以产生相等并相反的非线性电流-ΔIin以消除ΔIin。所以，流经源阻抗302的净非线性电流实质上可以等于零。以该方式，非线性电流不流进源阻抗302，因此不产生模拟电路的采样电压的失真（下文对其具体说明）。

图4是依据本发明的采样网络400的电路实施例。类似于图3的网络300，图4的采样网络400可以包含并行于消除路径410的主路径401。采样网络400还可以包含带有源阻抗402（Zs）的源（未示出），该源以电压Vin驱动网络400。

主路径401可以包含采样电路（也示出为401），包括耦接至采样电容器406（Cs）的相反端的晶体管404、408。晶体管404、408可以是NMOS晶体管。NMOS晶体管404可以由信号Φ1_btst控制，NMOS晶体管408可以由信号Φ1a控制。采样电容器406和晶体管404、408形成采样电路401，可以执行类似于图1（a）中模拟的分量的功能。采样电路401可以具有表示电路401中的分量的阻抗的输入阻抗Zin。

消除路径410可以包含包括晶体管412的消除电路（也示出为410）。晶体管412可以是带有连接至正的供电电压（例如Vdd）的源极、和连接至负的供电电压（例如Vss）的漏极的NMOS晶体管。消除电路410可以具有表示电路410中的分量的阻抗的消除阻抗Zc。

NMOS消除晶体管412可以以饱和模式被偏置，并被用作负载。晶体管412的栅极至漏极电容（Cgd）可以按与采样电路401的输入阻抗Zin的非线性异相的方式为非线性。这是由于与采样电路（或者主路径）401中的晶体管404、408比较，漏极至栅极电容的相反极性导致的。

因此，如上所述参考图3，如果采样电路401的非线性（表示为Zin）是电流ΔIin，那么消除电路410（表示为Zc）可以设计为产生相等并相反的电流-ΔIin，以实质上消除ΔIin（下文将针对图7说明设计/选择理想的消除电路410的细节）。ΔIin的消除的结果导致流经源阻抗402（Zs）的净非线性电流可以实质上等于零。以该方式，非线性电流不会流经源阻抗402（Zs），因此，不会导致由采样电路401采样的电压的失真。

在本发明的其他实施例中，消除电路410可以包括多个并行的NMOS晶体管（而非图4所示的单个的NMOS晶体管412）。此外，晶体管404、408、412可以替代地是PMOS装置（只要主分支401和消除分支410的晶体管是相同的类型即可）。

图5是依据本发明的采样网络500的另一个电路实施例。类似于图3的网络300，图5的采样网络500可以包含并行于消除路径510的主路径501。采样网络500还可以包含带有源阻抗502（Zs）的源（未示出），该源以电压Vin驱动网络500。

主路径501可以包含采样电路（也示出为501），包括耦接至采样电容器506（Cs）的相反端的晶体管504、508。晶体管504、508可以是NMOS晶体管。NMOS晶体管504可以由信号Φ1_btst控制，NMOS晶体管508可以由信号Φ1a控制。采样电容器506和晶体管504、508形成采样电路501，可以执行类似于图1（a）中模拟的分量的功能。采样电路501可以具有表示电路501中的分量的阻抗的输入阻抗Zin。

消除路径510可以包含包括晶体管512的消除电路（也示出为510）。晶体管512可以是源极和漏极连在一起的、类电容器配置的NMOS晶体管。消除电路510可以具有表示电路510中的分量的阻抗的消除阻抗Zc。

NMOS消除晶体管512可以以耗尽模式操作。晶体管512的栅极至漏极电容（Cgd）可以按与采样电路501的输入阻抗Zin的非线性异相的方式为非线性。这是由于与采样电路（或者主路径）501中的晶体管504、508比较，漏极至栅极电容的相反极性导致的。

因此，如上所述参考图3，如果采样电路501的非线性（表示为Zin）是电流ΔIin，那么消除电路510（表示为Zc）可以设计为产生相等并相反的电流-ΔIin，以实质上消除ΔIin（下文将针对图7说明设计/选择理想的消除电路510的细节）。ΔIin的消除的结果导致流经源阻抗502（Zs）的净非线性电流可以实质上等于零。以该方式，非线性电流不会流经源阻抗502（Zs），因此，不会导致由采样电路501采样的电压的失真。

在本发明的实施例中，消除电路510可以包括多个并行的NMOS晶体管（而非图4所示的单个的NMOS晶体管）。此外，晶体管505、508、512可以替代地是PMOS装置（只要主分支501和消除分支510的晶体管是相同的类型即可）。

在图4和5中说明的本发明的实施例可以包含冗余的（即，没有除了消除主路径中的非线性电流之外的功能）消除电路。本发明的替代的实施例可以利用电路的功能性部分来实现非线性电流消除（例如放大器）。

图6是依据本发明的采样网络600的另一个电路实施例。采样网络600利用功能性网络（差分放大器），而非图4和5的伪网络来减小采样网络中的失真。

图6的采样网络600可以包含差分主路径（采样电路）601和差分辅助闪速（flash）路径（包含消除电路）610。主路径601和辅助路径610可以彼此并行（类似于先前的实施例中的主和消除路径），并具有由源（未示出，但是由阻抗602或者Zs表示）产生的、公共差分输入电压Vinp、Vinn。

主路径601可以包含差分采样电路（也标记为601），以采样并存储差分输入电压Vinp、Vinn。采样电路601可以包括晶体管603、605和采样电容器604（Cs）。采样电容器604可以一端耦接至对应的晶体管603，另一端耦接至对应的晶体管605。

晶体管603、605可以是NMOS晶体管。晶体管603可以由信号Φ1_btst控制，晶体管605可以由信号Φ1a控制。采样电容器604和晶体管603、605形成差分采样电路601，可以执行类似于图1（a）中模拟的分量的功能。采样电路601可以具有表示电路601中的分量的阻抗的输入阻抗Zin。

辅助闪速路径610可以包含闪速转换器（也标记为610），以执行公共差分输入电压Vinp、Vinn的模数（ADC）转换。闪速转换器610可以包含闪速采样电容器612（Csf）、晶体管611、613和614、以及差分放大器615。采样电容器612可以一端耦接至对应的晶体管611，另一端耦接至晶体管613、614。差分放大器615可以耦接至晶体管614的栅极和源极。

晶体管611、613和614可以是NMOS晶体管。晶体管611可以由信号Φ1_btst控制，晶体管613可以由信号Φ2控制，晶体管614可以由信号Φ1a控制。

差分放大器615可以包含一对晶体管616和电流源617。每个晶体管616的漏极可以耦接至VSS，且晶体管616的源极可以彼此耦接并耦接至电流源617。电流源617还可以耦接至VDD。每个晶体管616的栅极可以分别耦接至Vinp和Vinn（当开关611为接通时）。

晶体管614可以彼此具有相同的特征，可以是NMOS晶体管。晶体管614可以被选择来具有合并的阻抗，该阻抗能够产生实质上消除由主路径采样电路601导致的、流经源阻抗602（Zs）的非线性电流的非线性电流（下文进一步详细说明）。

每个NMOS晶体管616可以以饱和模式被偏置，并被用作负载。每个晶体管616的栅极至漏极电容（Cgd）可以按与采样电路601的输入阻抗Zin的非线性异相的方式为非线性。这是由于与采样电路（或者主路径）601中的晶体管603、605比较，漏极至栅极电容的相反极性导致的。

因此，如上所述参考图3，如果采样电路601的非线性（表示为Zin）是电流ΔIin，那么晶体管对616（表示为Zc）可以设计为产生相等并相反的电流-ΔIin，以实质上消除ΔIin（下文将针对图7进一步详细说明设计/选择理想的辅助路径610消除分量）。ΔIin的消除的结果导致流经源阻抗602（Zs）的净非线性电流可以实质上等于零。以该方式，非线性电流不会流经源阻抗602（Zs），因此，不会导致由采样电路601采样的电压的失真。

图7是用于设计并实现消除电路，以实质上消除模拟电路（例如采样电路或者和ADC）中的非线性的方法700的流程图。可以以类似于上述图3–6的实施例的方式，提供与模拟电路（其在主路径中）并行的（作为消除路径）消除电路。方法700可以在电路设计和制造阶段期间实现，以减小模拟电路中的非线性，直至其尽可能接近零（在设计和制造限制内）。

在步骤701中，可以执行采样电路中的非线性的幅度和相位的电流模拟测量。流经采样电路的电流的二次和三次谐波可以是电流中的非线性（或者失真）分量。在步骤702中，消除电路然后可以构建为与采样电路并行，在步骤703中，可以执行消除电路中的非线性的幅度和相位的电流模拟测量。

在步骤704（a）中，可以调整消除电路的设计，直至流经消除电路的电流的二次和三次谐波（非线性分量）的测量幅度等于流经模拟电路的电流的二次和三次谐波的幅度。在步骤704（b）中，可以进一步调整消除电路的设计，直至流经消除电路的电流的二次和三次谐波的测量的相位与流经模拟电路的电流的二次和三次谐波的相位相反（例如理想地，但是不一定，相差为180度）。调整消除电路可以包含：调整消除分支中的晶体管的器件特性；调整向消除分支中的晶体管的供电电压；和/或调整消除分支中的晶体管的偏置电流。

接下来，在步骤705中，可以制造包含与消除分支的调整的设计并行的采样电路的设计的装置。一旦制造完成，可以采取流经制造的模拟和消除电路的非线性电流分量的幅度和相位的实际测量。

可以重新调整消除电路直至实际上测量的消除电路的非线性电流分量的幅度等于模拟电路的非线性电流分量的幅度（步骤706（a））。此外，可以进一步重新调整消除电路，直至流经消除电路的非线性电流分量的测量的相位与流经模拟电路的非线性电流分量的相位相反（例如理想地，但是不一定，相差为180度）。所产生的消除电路设计可以实质上消除模拟电路中的非线性/噪声，并提升其精度。

图8是流经根据以上针对图7所描述的方法700设计的模拟电路（主路径）和消除电路（消除路径）的电流和幅度快速傅里叶变换（FFT）图。如上所述，在二次和三次谐波，在主路径和消除路径中的电流的幅度类似。在第二谐波，主和消除路径中的电流的相位的相差为180度。在第三谐波，主和消除路径中的电流的相位的相差为150度。因此，可以实质上消除主路径中的非线性电流分量（例如，二次和三次谐波），因为消除路径中的非线性电流分量的幅度相等，相差大约为180度。

尽管参考具体实施例说明了上述技术，但本发明不限于上述实施例和在附图中示出的具体配置。例如，一些示出的分量可以互相彼此合并作为一个实施例，或者组件可以分割为若干子组件，或者可以增加任何其他已知或者可用的分量。本领域的技术人员可以领会这些技术可以在没有脱离本发明的主旨和实质特征下以其他方式实现。因此当前的实施例在所有方面只是示例性，而非限制性的。

Claims (23)

1.一种集成电路，包括：

主路径，包括具有输入阻抗的模拟电路；

源阻抗，表示驱动集成电路的输入网络的阻抗；以及

消除路径，并行于所述主路径，产生消除非线性电流以实质上消除拉至所述输入阻抗的非线性电流，导致流经所述源阻抗的非线性电流的减少。

2.如权利要求1所述的集成电路，其中，由所述消除路径产生的所述消除非线性电流和拉至所述输入阻抗的所述非线性电流的幅度相等，且相位相反。

3.如权利要求1所述的集成电路，其中，所述消除路径包括冗余的网络，所述冗余的网络的功能仅在于减少流经所述源阻抗的所述非线性电流。

4.如权利要求1所述的集成电路，其中，所述消除路径包含功能性网络，所述功能性网络具有除了减少流经所述源阻抗的所述非线性电流之外的功能。

5.如权利要求1所述的集成电路，其中：

所述输入网络提供公共输入电压以驱动所述主路径和所述消除路径；

所述主路径包括带有耦接至采样电容器的相应端的NMOS晶体管的采样电路；以及

所述消除路径包括晶体管，并且所述输入网络耦接至所述消除路径的晶体管的栅极。

6.如权利要求1所述的集成电路，其中，消除分支含有多个NMOS晶体管。

7.如权利要求1所述的集成电路，其中，消除分支含有多个PMOS晶体管。

8.一种方法，包括：

提供并行于主电路路径的消除电路路径；

测量流经所述主电路路径的电流以确定主路径中的非线性电流分量；

测量流经所述消除电路路径的电流以确定消除路径中的非线性电流分量；

调整所述消除电路路径的设计，直至所述消除路径的测量的非线性分量与所述主路径中的所述非线性电流分量幅度实质相等，且相位相反。

9.如权利要求8所述的方法，其中，所述非线性电流分量是流过所述主路径和消除路径的电流的二次和三次谐波。

10.如权利要求8所述的方法，其中，所述调整步骤包括：调整所述消除路径中的晶体管的特性，并调整晶体管供电电压。

11.如权利要求8所述的方法，其中，所述调整步骤包括：调整晶体管偏置电流。

12.如权利要求8所述的方法，其中，所述消除路径包括冗余的网络，所述冗余的网络的功能仅在于消除所述主路径中的所述非线性电流分量。

13.如权利要求8所述的方法，其中，所述消除电路包括功能性网络，所述功能性网络具有除了消除所述主路径中的所述非线性电流分量之外的功能。

14.如权利要求8所述的方法，其中：

输入网络提供公共输入电压以驱动所述主路径和所述消除路径；

所述主路径包括带有耦接至采样电容器的相应端的晶体管的采样电路；以及

所述消除路径包括晶体管，并且所述输入网络耦接至所述消除路径的晶体管的栅极。

15.如权利要求8所述的方法，其中，所述消除路径包括多个并行的NMOS晶体管。

16.如权利要求8所述的方法，其中，所述消除路径包括多个并行的PMOS晶体管。

17.一种电路，包括：

采样电路；以及

消除电路，并行于所述采样电路，产生与由所述采样电路产生的非线性电流分量幅度实质相等且相位相反的消除非线性电流分量，导致实质上消除由所述采样电路产生的所述非线性电流分量。

18.如权利要求17所述的电路，其中，所述非线性电流分量是流过所述主电路和消除电路的电流的二次和三次谐波。

19.如权利要求17所述的电路，其中，所述消除电路包括冗余的单晶体管网络，所述冗余的单晶体管网络的功能仅在于消除所述主电路中的所述非线性电流分量。

20.如权利要求17所述的电路，其中，所述消除电路包括功能性网络，所述功能性网络具有除了消除主电路中的非线性电流分量之外的功能。

21.如权利要求17所述的电路，其中：

输入网络提供公共输入电压以驱动所述主电路和所述消除电路；

所述主电路包括带有耦接至采样电容器的相应端的晶体管的采样电路；以及

所述消除电路包括晶体管，并且所述输入网络耦接至所述消除电路的晶体管的栅极。

22.如权利要求17所述的电路，其中，所述消除电路包括多个并行的NMOS晶体管。

23.如权利要求17所述的电路，其中，所述消除电路包括多个并行的PMOS晶体管。

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