CN105867504A - 一种高电源抑制比基准电压源 - Google Patents

Abstract

本发明属于集成电路技术领域，涉及一种高电源抑制比基准电压源。本发明提出了一种新的思路来改善不同频段的PSRR。在中低频时，通过引入自偏置共源共栅结构作为负载来屏蔽电源变化影响从而提高PSRR；在高频时通过引入电容滤波效果，达到提高PSRR的目的。本发明的有益效果为，提高了全频段的PSRR，保证了电压基准电路输出参考电压的精确性，并且增强了其输出参考电压的稳定性。

Description

一种高电源抑制比基准电压源

技术领域

本发明属于集成电路技术领域，涉及一种高电源抑制比基准电压源。

背景技术

电压基准电路以其输出参考电压的精确性、稳定性，被广泛应用于高精度模拟及数模混合电路中，并且在大多数情况下，基准电压源应用于宽电压源或者高频环境中，所以电压基准电路对电源的抑制特性是电路设计人员极其关心的一个重要因素，通常用电源抑制比(PSRR)来衡量基准的这一特性。电压基准源要求输出电压非常精确并且稳定，然而其电源可能是宽输入电压源或者存在很大噪声，这样使得输出参考电压不够稳定，尤其是在高频环境下，为克服这些不确定因素，就需要尽可能地提高基准电压源的电源抑制特性。

发明内容

本发明所要解决的，就是针对上述问题，提出一种高电源抑制比基准电压源。

本发明的技术方案是：如图1所示，一种高电源抑制比基准电压源，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2和第三电容C3；其中，第一PMOS管MP1的源极接电源，其栅极接第二PMOS管MP2的栅极；第二PMOS管MP2的源极接电源，其栅极与漏极互连；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第四PMOS管MP4的源极接电源，其栅极接第三PMOS管MP3的漏极；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的了栅极与漏极互连，第一NMOS管MN1的源极接地；第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极；第三NMOS管MN3的漏极接第三PMOS管MP3的漏极，第三NMOS管MN3的栅极接第一PMOS管MP1的漏极；第一PMOS管MP1的漏极通过第一电容C1后接地；第三NMOS管MN3的源极通过第二电容C2后接第四PMOS管MP4的漏极；第一三极管Q1的集电极接第二NMOS管MN2的源极，第一三极管Q1的发射极通过第二电阻R2后接地，第一三极管Q1的基极通过第三电阻R3后接第四PMOS管MP4的漏极；第二三极管Q2的集电极接第三NMOS管MN3的漏极，第二三极管Q2的发射极依次通过第一电阻R1和第二电阻R2后接地，第二三极管Q2的基极通过第三电阻R3后接第四 PMOS管MP4的漏极；第四PMOS管MP4的漏极依次通过第三电阻R3和第四电阻R4后接地；第三电容C3与第四电阻R4并联。

本发明的有益效果为，提高了全频段的PSRR，保证了电压基准电路输出参考电压的精确性，并且增强了其输出参考电压的稳定性。

附图说明

图1为本发明的具体电路实现图；

图2为计算闭环PSRR等效框图；

图3为计算该基准次极点频率时的电路图；

图4为高频时本发明的等效电路图；

图5为高频时定性分析电路等效图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

提高PSRR常用的方法是使用预校准电路产生一个稳定的内部电压，然后将带隙基准源的核心电路置于内部校准电压下工作，从而得到较高的电源抑制比，但是引入预校准电路增加了电路的功耗和复杂性。本发明提出了一种新的思路来改善不同频段的PSRR。在中低频时，通过引入自偏置共源共栅结构作为负载来屏蔽电源变化影响从而提高PSRR；在高频时通过引入电容滤波效果，达到提高PSRR的目的。

如图1所示，本发明的一种高电源抑制比基准电压源，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2和第三电容C3；其中，第一PMOS管MP1的源极接电源，其栅极接第二PMOS管MP2的栅极；第二PMOS管MP2的源极接电源，其栅极与漏极互连；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第四PMOS管MP4的源极接电源，其栅极接第三PMOS管MP3的漏极；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的了栅极与漏极互连，第一NMOS管MN1的源极接地；第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极；第三NMOS管MN3的漏极接第三PMOS管MP3的漏极，第三 NMOS管MN3的栅极接第一PMOS管MP1的漏极；第一PMOS管MP1的漏极通过第一电容C1后接地；第三NMOS管MN3的源极通过第二电容C2后接第四PMOS管MP4的漏极；第一三极管Q1的集电极接第二NMOS管MN2的源极，第一三极管Q1的发射极通过第二电阻R2后接地，第一三极管Q1的基极通过第三电阻R3后接第四PMOS管MP4的漏极；第二三极管Q2的集电极接第三NMOS管MN3的漏极，第二三极管Q2的发射极依次通过第一电阻R1和第二电阻R2后接地，第二三极管Q2的基极通过第三电阻R3后接第四PMOS管MP4的漏极；第四PMOS管MP4的漏极依次通过第三电阻R3和第四电阻R4后接地；第三电容C3与第四电阻R4并联。

本发明的工作原理为：如图1虚线框中所示，本发明采用自偏置电流镜作为负载，采用这种方法有三个好处，第一:加速了工作点的建立，第二：避免了额外电流偏置电路，降低了电路的功耗，第三：晶体管MP2，MP1，MN2构成了一个正反馈环路，当B点电压增加时，通过MP1这个共源管使A点电压下降，A点电压下降通过共源管MN2又使B点电压增加，反之亦然，因此当电源电压发生变化时，该正反馈结构加速了B点电压跟随电源的变化，使得该基准的直流偏置电流保持稳定，从而增加了A点电压的稳定性，为V_gs(MN1)，由此可知，该自偏置结构引入的正反馈降低了A点受电源影响程度。

此外，本发明提出的基准源电路利用了基准自身的反馈环路增强了输出基准电压对电源的抑制作用。如图1所示，该基准包含两条反馈通路，其中通路1是负反馈通路，通路2是正反馈通路。负反馈对输出结点C的作用要大于正反馈对输出结点C的作用，这是因为通路1的等效跨导为三极管Q1的跨导g_Q1，而通路2中三极管Q2和电阻R1构成源极负反馈结构，因此其等效跨导为显然通路1的跨导大于通路2的跨导，而通路1和通路2的输出阻抗是相同的，同为(r)_{o_MP3}||r_{o_MN3}，因此通路1对输出的影响大于通路2对输出的影响，即负反馈为主要影响。为直观计算在引入反馈后的输出基准电压对电源的抑制作用，将该基准等效于图2所示，其中PSRR_open为在没有引入反馈时电源到输出基准电压的开环增益，PSRR_close为引入反馈后(通路1和通路2)电源到输出基准电压的闭环增益，A₀β为从输出基准处断环后的环路增益，因此有：

$PSRR\_close=\frac{PSRR\_open}{1+A_0\mathrm{\β}}$

环路增益具体计算为：

$A_0\mathrm{\β}=(g_{Q1}-\frac{g_{Q2}}{1+g_{Q2}{R}_1})\left(r_{o\_MP3}\right|\left|r_{o\_MN3}\right)g_{MP4}\[R_4\left|\right|(R_3+r_{o\_MP4})\]$

(其中g_Q1和g_Q2分别为三极管Q1和三极管Q2的跨导，g_MP4为晶体管MP4的跨导，r₀为晶体管的输出阻抗)。

使用双极器件作为驱动管，有着较大的跨导，另一方面，采用了共源共栅的自偏置电流镜，有着很大的输出阻抗，因此极大地提高了该电路的环路增益，使得该基准中电源到输出基准电压的增益变得很小。由此可知，基准自身的反馈使得电源对输出基准电压的影响变得很小。

并且随着频率的增加，到中频段，本发明的环路增益仍然保持很高。如图1所示，密勒电容C2的Y端并没有直接接到C点，而是接到共栅管MN3的源极，该结构使得C点小信号电压无法从晶体管MN3、C2这条通路传到D点，因此阻断了前馈通路，使得电路没有零点，并且该结构增加了次极点频率。主极点在C点，次极点在D点，下面为次极点频率计算：

如图3所示，因为C点为主极点，那么在计算次极点(次极点频率高于主极点)时，C点的等效电阻可以忽略，C点的等效电容占主要影响，其中CEQ为C点的寄生等效电容，故有：

I₁＝sC₂V_out

$V_C=\frac{I_1}{{\mathrm{sC}}_{eq}}$

I_out＝g_m4V_C

综上可知：

$R_{out}=\frac{V_{out}}{I_{out}}=\frac{C_{eq}}{g_{m4}{C}_2}$

次极点频率为：

${\mathrm{\ω}}_{p1}=\frac{1}{C_2{R}_{out}}=\frac{g_{m4}}{C_{eq}}$

如果将密勒电容C2直接接到CD两端，次极点频率为：

${\mathrm{\ω}}_{p2}=\frac{g_{m4}}{C_2}$

因为CEQ为寄生电容，远小于C2，由此可知该结构的次极点频率大大增加，即ω_p1＞＞ω_p2。综上所述，该结构既没有引入零点，同时增加了次极点频率，即增加了该基准 的带宽，从而使得在频率比较高的情况下环路增益仍然保持较高的值，因此中频的时候该基准电源抑制效果仍然很好。

随着频率的进一步增加，到高频段时，当该频率超过由晶体管MP2，MP1，MN2构成的正反馈环路带宽后，正反馈无作用，导致MP1的栅极与电源电压变化产生差值，无法保证A点稳定，而此时通过电容C1的作用将A点短路到地，从而实现了A点电压的高频稳定。

同时当频率超过基准自身的环路带宽时，环路增益开始明显下降，电源抑制特性相应的变的很差，但是本发明中，通过一些方法极大地提高了高频时的PSRR，如图4所示，为高频时图1的等效图，其中CB为C点到电源的所有电容，为方便定性计算，假设1、地到A点的电容与AC之间的电容与C到电源的电容相等，2、电容CGD(MP4)、C2、CGS(MN3)相等，如图5所示，故有：

${\mathrm{\ΔV}}_C=\frac{C}{C+C/2}{\mathrm{\ΔV}}_{IN}=\frac{2}{3}{\mathrm{\ΔV}}_{IN}$

${\mathrm{\ΔV}}_A=\frac{C/2}{C+C/2}{\mathrm{\ΔV}}_{IN}=\frac{1}{3}{\mathrm{\ΔV}}_{IN}$

可得：

${\mathrm{\ΔV}}_D=\frac{C}{C+C/2}({\mathrm{\ΔV}}_C-{\mathrm{\ΔV}}_A)=\frac{2}{9}{\mathrm{\ΔV}}_{IN}$

由此可知，电源电压的变化量在高频时只有2/9传到了输出电压，并且电容C1、C2相对于晶体管的寄生电容要大的多，因此A、D两点电压要相对稳定得多，并且，本发明在输出基准电压VREF处接了一个电容C3，对D点电压进行一阶RC滤波，使的高频时VREF处变化电压极其接近于零，极大地增加了高频时输出基准电压对电源电压的抑制特性。

Claims (1)

1.一种高电源抑制比基准电压源，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2和第三电容C3；其中，第一PMOS管MP1的源极接电源，其栅极接第二PMOS管MP2的栅极；第二PMOS管MP2的源极接电源，其栅极与漏极互连；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第四PMOS管MP4的源极接电源，其栅极接第三PMOS管MP3的漏极；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的了栅极与漏极互连，第一NMOS管MN1的源极接地；第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接第一PMOS管MP1的漏极；第三NMOS管MN3的漏极接第三PMOS管MP3的漏极，第三NMOS管MN3的栅极接第一PMOS管MP1的漏极；第一PMOS管MP1的漏极通过第一电容C1后接地；第三NMOS管MN3的源极通过第二电容C2后接第四PMOS管MP4的漏极；第一三极管Q1的集电极接第二NMOS管MN2的源极，第一三极管Q1的发射极通过第二电阻R2后接地，第一三极管Q1的基极通过第三电阻R3后接第四PMOS管MP4的漏极；第二三极管Q2的集电极接第三NMOS管MN3的漏极，第二三极管Q2的发射极依次通过第一电阻R1和第二电阻R2后接地，第二三极管Q2的基极通过第三电阻R3后接第四PMOS管MP4的漏极；第四PMOS管MP4的漏极依次通过第三电阻R3和第四电阻R4后接地；第三电容C3与第四电阻R4并联。