CN103378110B - 双轮廓浅沟槽隔离装置和系统 - Google Patents
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Abstract
本发明描述一种装置及其制造方法，该装置是半导体电路器件，其具有在半导体衬底上界定有源区域和外围区域以电隔离有源区域中的结构与外围区域中的结构的浅沟槽隔离部件。界定有源区域的浅沟槽隔离部件浅于界定外围区域的浅沟槽隔离部件，其中通过两个以上蚀刻步骤形成外围区域浅沟槽隔离结构。本发明公开了双轮廓浅沟槽隔离装置和系统。
Description
技术领域
本发明涉及半导体器件，具体而言，涉及利用浅沟槽隔离的半导体器件。
背景技术
互补金属氧化物半导体(CMOS)二极管通常用于在照相机和其他视频或照相器件中感应图像。近来，CMOS器件通过使用背面照明(BSI)得到了改进。通常，光刻工艺在硅晶圆或其他衬底的顶面上沉积CMOS结构。早期CMOS器件从顶部(在施加CMOS结构的同一面)聚集光。沉积在CMOS衬底的顶面上的金属互连件可以阻挡部分感光CMOS结构，从而降低了图片的质量和个体CMOS的灵敏度。BSI从CMOS衬底的背面收集光，其中CMOS传感器沉积在衬底的顶面上，然后研磨或以其他方式减薄衬底容许光穿过衬底并影响CMOS器件的感光区域。理想情况下，减小了衬底的厚度使得光可以进入CMOS器件的背面并照到CMOS的感光区域，从而在图像采集期间消除来自沉积的结构和金属互连件的阻碍和干扰。
浅沟槽隔离(STI)是在CMOS图像传感器电路器件中用于隔离结构和区域的技术。可以在CMOS结构周围蚀刻物理沟槽至衬底中以物理分离CMOS结构和邻近的结构。此外，可以用诸如二氧化硅(SiO2)的氧化物来填充STI沟槽。外围中的结构诸如行选择晶体管、复位晶体管等也可以具有蚀刻至衬底中用于将它们与有源感光CMOS结构隔离开的STI沟槽。STI允许CMOS传感器更精确地运行，从而防止杂散电子(spurious electron)照到CMOS感光区域并模拟被检测的光子。通过消除CMOS传感器和任何其他结构之间的直线路径，STI沟槽有助于防止杂散电子影响CMOS传感器。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种利用浅沟槽隔离(STI)的半导体器件，包括：半导体衬底，在所述半导体衬底上设置有第一半导体器件、第二半导体器件和第三半导体器件；有源区域，设置在所述半导体衬底上，并且在所述有源区域中设置有至少所述第一半导体器件；外围区域，设置在所述半导体衬底上，所述外围区域与所述有源区域分开，并且在所述外围区域中设置有至少所述第二半导体器件；第一STI沟槽，界定所述有源区域的至少一部分，所述第一STI沟槽至少部分地将所述第一半导体器件与至少所述第二半导体器件和所述第三半导体器件隔离开；以及第二STI沟槽，界定所述外围区域的至少一部分，其中，所述第二STI沟槽的深度基本深于所述第一STI沟槽的深度，并且所述第二STI沟槽将所述第二半导体器件与至少所述第三半导体器件隔离开。
在所述的半导体器件中，所述第一半导体器件是光电二极管。
在所述的半导体器件中，所述第一半导体器件是光电二极管，其中，所述第二STI沟槽的深度是所述第一STI沟槽的深度的至少约140％。
在所述的半导体器件中，所述第一STI沟槽的深度介于约1400埃和约1600埃之间，以及所述第二STI沟槽的深度介于约2300埃和约2600埃之间。
在所述的半导体器件中，所述半导体衬底的厚度与所述第一STI沟槽的深度的比值为约1400∶3，以及所述半导体衬底的厚度与所述第二STI沟槽的深度的比值为约280∶1。
在所述的半导体器件中，所述器件还包括沉积在所述半导体衬底上并且限定出所述第一STI沟槽和所述第二STI沟槽的氮化物层。
另一方面，本发明提供了一种利用浅沟槽隔离的半导体电路器件，包括：半导体衬底，在所述半导体衬底中设置有至少一个光电二极管和至少一个晶体管；有源区域浅沟槽隔离(STI)沟槽；有源区域，设置在所述半导体衬底上并具有通过所述有源区域STI沟槽限定的边界，并且在所述有源区域中设置有所述至少一个光电二极管；外围区域STI沟槽；外围区域，设置在所述半导体衬底上并具有通过所述外围区域STI沟槽限定的边界，并且在所述外围区域中设置有所述至少一个晶体管；以及氮化物层，限定所述有源区域STI沟槽的边缘和所述外围区域STI沟槽的边缘；其中，所述外围区域STI沟槽的深度是所述有源区域STI沟槽的深度的至少约140％；以及其中，所述有源区域STI沟槽和所述外围区域STI沟槽被配置成至少部分地电隔离所述光电二极管和所述晶体管。
在所述的半导体电路器件中，所述有源区域STI沟槽的深度介于约1400埃和约1600埃之间，以及所述外围区域STI沟槽的深度介于约2300埃和约2600埃之间。
在所述的半导体电路器件中，所述外围区域STI沟槽的深度是所述有源区域STI沟槽的深度的至少约167％。
在所述的半导体电路器件中，所述有源区域STI沟槽通过单个等离子体蚀刻步骤形成，而所述外围区域STI沟槽通过与所述有源区域STI沟槽相同的等离子体蚀刻步骤和另外的第二等离子体蚀刻步骤形成。
在所述的半导体电路器件中，所述光电二极管的平均暗电流为每秒小于7.5个电子。
在所述的半导体电路器件中，多于一个晶体管设置在所述外围区域内并且至少部分地通过所述外围区域STI沟槽来界定。
又一方面，本发明提供了一种用于形成位于半导体衬底上并且具有至少一个像素区域和至少一个外围区域的半导体电路器件的方法，所述方法包括以下步骤：在所述半导体衬底上沉积硬掩模；遮盖所述硬掩模以限定出用于界定所述像素区域的至少第一浅沟槽隔离(STI)结构和用于界定与所述像素区域分开并且不重叠的所述外围区域的第二STI结构；实施第一STI蚀刻以形成具有第一深度的所述第一STI结构和所述第二STI结构，其中，所述第一STI蚀刻对所述硬掩模和所述半导体衬底进行蚀刻；在至少所述像素区域上方沉积牺牲材料；实施第二STI蚀刻以将所述第二STI结构蚀刻至第二深度，其中，所述第二深度深于所述第一深度；在所述像素区域中形成至少一个光电二极管；以及在所述外围区域中形成至少一个晶体管。
在所述的方法中，采用第一等离子体蚀刻执行实施所述第一STI蚀刻的步骤，以及采用第二等离子体蚀刻执行实施所述第二STI蚀刻的步骤，并且所述牺牲材料保护所述像素区域免受由等离子体蚀刻所述第二STI蚀刻造成的损伤。
在所述的方法中，采用第一等离子体蚀刻执行实施所述第一STI蚀刻的步骤，以及采用第二等离子体蚀刻执行实施所述第二STI蚀刻的步骤，并且所述牺牲材料保护所述像素区域免受由等离子体蚀刻所述第二STI蚀刻造成的损伤，其中，实施所述第一STI蚀刻的方法步骤还包括在所述等离子体蚀刻之后使用湿法浸渍，以及实施所述第二STI蚀刻的方法步骤还包括在所述第二等离子体蚀刻之后使用湿法浸渍。
所述的方法还包括在实施所述第一STI蚀刻之前，在所述硬掩模的顶部上沉积等离子体增强氧化物的步骤。
在所述的方法中，在实施所述第二STI蚀刻之后，实施在所述像素区域中形成至少一个光电二极管的步骤。
所述的方法还包括在实施所述第二STI蚀刻之后，在所述器件上沉积至少一个导电材料层的步骤。
在所述的方法中，所述第一STI蚀刻的第一深度介于约1400埃和约1600埃之间，并且由所述第二STI蚀刻得到的所述第二STI结构的第二深度与所述第一STI结构的深度的比值为约5∶3，以及所述半导体衬底的厚度与所述第二STI结构的深度的比值为约280∶1。
在所述的方法中，通过可重复使用的掩模图案化所述牺牲材料，所述可重复使用的掩模具有图案边缘并且被设置成具有终止在所述硬掩模顶上的至少一个图案边缘，所述可重复使用的掩模被配置成用作所述外围区域的注入掩模。
附图说明
可以参考附图中所提出的实施例进一步地理解本发明，在所有附图中相似的参考标号表示相似的元件。附图预期并不用于限制在权利要求中具体提出的本发明的范围，而是用于阐明和例证本文中提出的原理。现参照以下附图：
图1示出了CMOS图像传感结构的一部分的剖视图；
图2示出了CMOS图像传感结构的一部分的俯视图；以及
图3至图7是示出形成双轮廓STI的步骤的目标结构的截面图。
具体实施方式
本发明涉及具有减小的暗电流特性和双轮廓STI的装置以及用于制造该装置的系统。在特别优选的实施例中，半导体电路器件具有像素区域，该像素区域具有与其余的外围区域隔离开的一个或多个CMOS光电二极管传感器。外围区域可以具有其他集成电路结构，尤其是控制晶体管，其可以干扰光电二极管的运行或灵敏度。可选地，本发明可用于将制造的任何有源半导体区域与邻近的外围区域隔离开，同时减少对有源区域中的材料或结构的物理损伤。
现参照图1，示出了描述图像传感元件100的图。图像传感元件尤其包括有源区域或像素区域102和外围区域104。像素区域102通常包括有源感光元件，诸如光电二极管112。可选地，在非感光应用中，像素区域可以是具有将被隔离的器件的有源区域。
在硅衬底106上构造光电二极管112本身，并且其可以是P-N结二极管，具有沉积在用于在光电二极管112曝光期间收集电荷的势阱108上方的n+区域114。通常，在CMOS光电二极管阵列中，n+区域是感光区域，允许吸收的光子从光电二极管102的价带(promote)到其导带加速电子。然后使加速的电子保留在势阱108中直到光电二极管被控制晶体管读取。
本领域技术人员将认识到，虽然本发明被描述成应用于硅衬底106，但是有利的是，可以使用任何合适的半导体材料，包括但不限于镓、GaAs、铟锡氧化物、ZnO等。并且，本文中描述的双轮廓STI装置和方法并不限于光电二极管或任何具体类型的光电二极管，并且有利的是可以用于隔离任何类型的器件。此外，虽然双轮廓STI蚀刻在本文中被描述成在像素区域或外围中的单个元件周围提供STI沟槽，但任何数量的元件可以通过单个STI沟槽或STI沟槽的组合来界定。
外围104可以包括支撑器件或控制晶体管110，诸如行选择晶体管、复位晶体管等。这些控制晶体管可以用于管理、处理或控制对每个光电二极管或光电二极管组的接入。
现参照图2，示出了图像传感元件200的俯视图。图像传感元件200具有光电二极管112和控制晶体管110，其每一个都具有用于隔离像素区域102和外围104的浅沟槽隔离(STI)部件。标准像素区域STI沟槽202将像素区域102与邻近的外围104的结构隔离开。此外，外围104具有界定外围区域104的结构并将这些结构与像素区域102和任何其他邻近的结构(包括相邻的图像传感元件)隔离开的外围STI沟槽204。可以在蚀刻STI沟槽之后沉积用于接入光电二极管112或控制晶体管110的金属迹线或互连件206以防止STI沟槽蚀刻损伤互连件206或防止互连件206干扰STI蚀刻。
现参照图3，目标结构的剖视图示出了在用于形成双轮廓STI结构的方法的一个优选实施例中的第一步骤300。在该步骤300中，硅衬底106具有像素区域102和外围区域104。通常在硅衬底106上形成自然氧化物层308，并且可以在自然氧化物层308的顶部上沉积硬掩模，诸如氮化物层306。可以在氮化物层306上沉积等离子体增强化学汽相沉积(PE或PE-CVD)氧化物层304以形成两层硬掩模。氮化物层306的典型厚度约为800埃，而PE氧化物层的典型厚度约为90埃。虽然氮化物层306和PE氧化物层304的厚度在本文中被描述为典型的，但在不背离本发明的主旨和范围的情况下，可以使用任何厚度的表面层或硬掩模。此外，本领域技术人员将认识到，硅衬底106经由例如机械、化学、化学机械或任何其他方式的表面处理可以去除自然氧化物层308，或者这种表面处理对于制备用于沉积后续层的衬底106或氮化物层306是必要的。
在目标结构上沉积光刻胶302，对其进行遮盖、曝光和清洗，从而留下描绘出所需STI沟槽轮廓的掩模。有利的是，遮盖像素区域102和外围104允许操作员采用一个步骤实施掩模沉积，但是，可以使用用于光刻胶302图案化的任何方法(包括多步骤工艺)。
图4示出实施第一STI蚀刻400的步骤。在该步骤的一个实施例中，可以使用等离子体蚀刻来形成STI沟槽。可选地，可以使用任何其他合适的蚀刻工艺来蚀刻STI沟槽。这些工艺可以包括但不限于湿法化学蚀刻、离子研磨/溅射蚀刻、反应离子蚀刻等。在第一STI蚀刻步骤400中，也去除了初始光刻胶302，并且可以采用湿法浸渍工艺洗掉通过等离子体去除材料形成的任何聚合物。在该步骤400期间，也可以去除任何PE氧化物层304。
在等离子体蚀刻期间对硅衬底106的损伤是众所周知的现象。本发明涉及限制在STI沟槽的等离子体蚀刻期间所造成的损伤。这种等离子体损伤通过改变光电二极管112中硅的结构可以导致在光电二极管112运行中出现暗电流和白色像素失真。在光电二极管中，硅损伤可能导致光电二极管112不正确地加速与光反应性不相关的杂散电子。这些杂散电子导致光电二极管记录光照读数(light reading)，甚至是在没有光导致电子加速的情况下。因此，由于不准确地反映了光电二极管感应的实际光量，硅损伤能够导致光电二极管的光感应不准确，从而将噪音引入图像内。暗电流是无光情况下产生的电流，而白色像素缺陷是由于过多的暗电流引起的光电二极管的损伤或过载，导致光电二极管总是读数，好像其感应到了纯白光，但实际上其没有感应到纯白光。
STI沟槽还用于隔离单个电路元件或元件组以防止与邻近的电路元件发生干扰。通常，STI沟槽的标准深度为约2300-2600埃，可以优选为2400-2500埃。但是，在该第一STI蚀刻步骤400中，可以通过蚀刻更浅的像素区域STI沟槽402以及在后面的步骤中加深外围沟槽404来减少与蚀刻STI沟槽相关的等离子体损伤。通常，来自标准深度为2400-2500埃的像素区域沟槽402的损伤形成每秒11.6个电子的暗电流。由于减少了与形成更浅的像素区域沟槽402相关的等离子曝光损伤，基本上浅于外围区域沟槽的像素区域沟槽402形成更少的暗电流。
在特别优选的实施例中，有利的是，可以使用深度为1400-1600埃的像素区域沟槽402。这种深度为1400-1600埃的像素区域STI沟槽402结合标准深度(2400-2500埃)STI沟槽404提供了足够的隔离，同时暗电流减少到平均每秒7.5个电子。可选地，可以改变像素区域沟槽402的深度以适应器件的几何尺寸或材料。一旦了解了本发明，虽然可以通过常规试验得到所需的第二沟槽深度与第一沟槽深度的比值，但是可以认为，比值为至少约140％(沟槽404的深度相对于沟槽402的深度)实现良好的性能。此外，深度为约1500埃的像素区域沟槽402和深度为约2500埃的外围区域沟槽404将得到有效且更优的沟槽深度比值，该比值为约5∶3或167％。
在一个优选的实施例中，可以在70微米(700,000埃)厚的衬底106中蚀刻深度为0.14-0.15微米(1400-1500埃)的像素区域沟槽402，得到晶圆厚度/STI深度的比值为约1400∶3或46,666％。类似地，在其他实施例中，可以在70微米厚的衬底中蚀刻深度为0.24-0.25微米(2400-2500埃)的外围区域沟槽404，得到晶圆厚度/STI深度的比值为约280∶1或28,000％。本领域技术人员将认识到，晶圆厚度与沟槽深度的有效比值可能取决于多种因素中的一个或多个，包括但不限于部件密度、晶圆厚度或材料、所需的性能特性等。因此，沟槽深度与晶圆厚度的比值或本文中所述的两种沟槽之间的深度比值是说明性的而不是限制性的。
图5示出用于制备进行第二蚀刻以将外围区域STI沟槽404加深至标准深度的目标结构500的步骤。可以采用第二STI掩模来沉积第二光刻胶502以覆盖像素区域102，从而保护像素区域102和像素区域STI沟槽402免受用于加深外围区域STI沟槽404的任何等离子体或化学蚀刻。当已经沉积并且蚀刻氮化物层306以遮盖并限定出STI沟槽区域402和404或STI沟槽区域402和404的边缘或边界时，有利的是，可以重复使用氮化物层306的硬掩模以限定出外围区域STI沟槽404。此外，当氮化物层306限定出像素区域STI沟槽402和外围区域STI沟槽404之间的区域时，因为第二光刻胶502不限定外围区域STI沟槽的边缘部件，所以不需要精确的掩模。代替为，第二光刻胶502延伸至氮化物层306的掩模以覆盖像素区域102的结构，同时允许氮化物层306遮盖外围区域STI 404的部件。因此，保护像素区域102的结构免受后面的蚀刻工艺造成的损伤。如本领域技术人员所显而易见的，任何可接受的牺牲材料(例如聚合物或氧化物)可以用于替代光刻胶502。
在特别优选的实施例中，早期光刻步骤中的掩模可以用于图案化第二光刻胶502，减少了实现本发明所必需的掩模的数量。例如，用于外围区域104的注入步骤中的掩模可以适用于图案化光刻胶502。在该步骤中，可以涂覆光刻胶，并通过掩模中的开口暴光光刻胶来使光刻胶显影，其中所述掩模也用于图案化光刻胶以在外围区域中注入掺杂物。
图6示出第二STI蚀刻步骤600。在特别优选的实施例中，二次蚀刻外围区域STI沟槽404以使其达到最终深度，该最终深度将大于初始像素区域沟槽402的深度。与第一蚀刻步骤300相似，第二蚀刻步骤600可以优选是等离子体蚀刻或任何其他合适的蚀刻工艺，诸如但不限于湿法化学蚀刻、离子研磨/溅射蚀刻、反应离子蚀刻等。
图7示出双轮廓STI形成工艺中最后一步的结果。二次湿法浸渍目标结构以去除由第二等离子体蚀刻产生的任何废料，并去除第二光刻胶502。得到的结构具有蚀刻至第一深度702的像素区域STI沟槽402的像素区域102和具有蚀刻至大于外围区域第一蚀刻STI沟槽深度702的第二深度的外围区域STI沟槽404的外围区域104。
为了给后面的制造步骤提供基本平坦的表面，通常用诸如SiO2等的绝缘材料来填充STI沟槽。可以采用化学汽相沉积或者任何其他已知的或至今尚未发现的工艺来沉积绝缘体。在绝缘体沉积之后通常通过化学机械平坦化来机械加工沉积的绝缘体，以使得绝缘体与其余的器件表面齐平。
虽然本发明在本文中被描述为涉及保护像素区域中的结构，本领域技术人员将认识到，上面描述的发明内容可以用于减少由任何蚀刻工艺所造成的以及在半导体制造工艺的任何步骤中出现的损伤。例如，当制造具有不同蚀刻要求的多个器件时，可以进行双轮廓等离子体蚀刻。
在特别优选的实施例中，在不背离本发明的主旨和范围的情况下，可以在器件制造的第一步之前在制造工艺的开始时，或者在初始掺杂之后，蚀刻和填充STI沟槽。但是，可以在光电二极管112和外围结构已经完全或部分形成之后，实施双轮廓STI形成工艺。例如，可以在用于光电二极管或外围晶体管的注入步骤之后，但在沉积金属互连件或其他导电材料层之前，蚀刻和填充STI沟槽。因此，可以在绝缘体填充的STI沟槽的顶部上沉积金属互连件。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。此外，本申请的范围预期并不限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
Claims (19)
1.一种利用浅沟槽隔离(STI)的半导体器件，包括：
半导体衬底，在所述半导体衬底上设置有第一半导体器件、第二半导体器件和第三半导体器件；
有源区域，设置在所述半导体衬底上，并且在所述有源区域中设置有至少所述第一半导体器件；
外围区域，设置在所述半导体衬底上，所述外围区域与所述有源区域分开，并且在所述外围区域中设置有至少所述第二半导体器件，所述第二半导体器件用于控制所述第一半导体器件的接入；
第一STI沟槽，界定所述有源区域的至少一部分，所述第一STI沟槽的部分设置在所述第一半导体器件和所述第二半导体器件之间，所述第一STI沟槽至少部分地将所述第一半导体器件与至少所述第二半导体器件和所述第三半导体器件隔离开；以及
第二STI沟槽，界定所述外围区域的至少一部分，所述第二STI沟槽的部分设置在所述第一半导体器件和所述第二半导体器件之间，其中，所述第二STI沟槽的深度深于所述第一STI沟槽的深度，并且所述第二STI沟槽将所述第二半导体器件与至少所述第三半导体器件隔离开；
其中，所述第一半导体器件是光电二极管，所述第二半导体器件是控制晶体管。
2.根据权利要求1所述的半导体器件，其中，所述第二STI沟槽的深度是所述第一STI沟槽的深度的至少140％。
3.根据权利要求1所述的半导体器件，其中，所述第一STI沟槽的深度介于1400埃和1600埃之间，以及所述第二STI沟槽的深度介于2300埃和2600埃之间。
4.根据权利要求1所述的半导体器件，其中，所述半导体衬底的厚度与所述第一STI沟槽的深度的比值为1400:3，以及所述半导体衬底的厚度与所述第二STI沟槽的深度的比值为280:1。
5.根据权利要求1所述的半导体器件，其中，所述器件还包括沉积在所述半导体衬底上并且限定出所述第一STI沟槽和所述第二STI沟槽的氮化物层。
6.一种利用浅沟槽隔离的半导体电路器件，包括：
半导体衬底，在所述半导体衬底中设置有至少一个光电二极管和至少一个控制晶体管；
有源区域浅沟槽隔离(STI)沟槽，所述有源区域STI沟槽的部分设置在所述光电二极管和所述控制晶体管之间；
有源区域，设置在所述半导体衬底上并具有通过所述有源区域STI沟槽限定的边界，并且在所述有源区域中设置有所述至少一个光电二极管；
外围区域STI沟槽，所述外围区域STI沟槽的部分设置在所述光电二极管和所述控制晶体管之间；
外围区域，设置在所述半导体衬底上并具有通过所述外围区域STI沟槽限定的边界，并且在所述外围区域中设置有所述至少一个控制晶体管，所述控制晶体管用于控制所述光电二极管的接入；以及
氮化物层，限定所述有源区域STI沟槽的边缘和所述外围区域STI沟槽的边缘；其中，所述外围区域STI沟槽的深度是所述有源区域STI沟槽的深度的至少140％；以及
其中，所述有源区域STI沟槽和所述外围区域STI沟槽被配置成至少部分地电隔离所述光电二极管和所述晶体管。
7.根据权利要求6所述的半导体电路器件，其中，所述有源区域STI沟槽的深度介于1400埃和1600埃之间，以及所述外围区域STI沟槽的深度介于2300埃和2600埃之间。
8.根据权利要求6所述的半导体电路器件，其中，所述外围区域STI沟槽的深度是所述有源区域STI沟槽的深度的至少167％。
9.根据权利要求6所述的半导体电路器件，其中，所述有源区域STI沟槽通过单个等离子体蚀刻步骤形成，而所述外围区域STI沟槽通过与所述有源区域STI沟槽相同的等离子体蚀刻步骤和另外的第二等离子体蚀刻步骤形成。
10.根据权利要求6所述的半导体电路器件，其中，所述光电二极管的平均暗电流为每秒小于7.5个电子。
11.根据权利要求6所述的半导体电路器件，其中，多于一个晶体管设置在所述外围区域内并且至少部分地通过所述外围区域STI沟槽来界定。
12.一种用于形成位于半导体衬底上并且具有至少一个像素区域和至少一个外围区域的半导体电路器件的方法，所述方法包括以下步骤：
在所述半导体衬底上沉积硬掩模；
遮盖所述硬掩模以限定出用于界定所述像素区域的至少第一浅沟槽隔离(STI)结构和用于界定与所述像素区域分开并且不重叠的所述外围区域的第二STI结构；
实施第一STI蚀刻以形成具有第一深度的所述第一STI结构和所述第二STI结构，其中，所述第一STI蚀刻对所述硬掩模和所述半导体衬底进行蚀刻；
在至少所述像素区域上方沉积牺牲材料；
实施第二STI蚀刻以将所述第二STI结构蚀刻至第二深度，其中，所述第二深度深于所述第一深度；
在所述像素区域中形成至少一个光电二极管；以及
在所述外围区域中形成至少一个控制晶体管，所述控制晶体管用于控制所述光电二极管的接入，
其中，所述第一STI结构的部分设置在所述光电二极管和所述控制晶体管之间并且所述第二STI结构的部分设置在所述光电二极管和所述控制晶体管之间。
13.根据权利要求12所述的方法，其中，采用第一等离子体蚀刻执行实施所述第一STI蚀刻的步骤，以及采用第二等离子体蚀刻执行实施所述第二STI蚀刻的步骤，并且所述牺牲材料保护所述像素区域免受由等离子体蚀刻所述第二STI蚀刻造成的损伤。
14.根据权利要求13所述的方法，其中，实施所述第一STI蚀刻的方法步骤还包括在所述等离子体蚀刻之后使用湿法浸渍，以及实施所述第二STI蚀刻的方法步骤还包括在所述第二等离子体蚀刻之后使用湿法浸渍。
15.根据权利要求12所述的方法，还包括在实施所述第一STI蚀刻之前，在所述硬掩模的顶部上沉积等离子体增强氧化物的步骤。
16.根据权利要求12所述的方法，其中，在实施所述第二STI蚀刻之后，实施在所述像素区域中形成至少一个光电二极管的步骤。
17.根据权利要求12所述的方法，还包括在实施所述第二STI蚀刻之后，在所述器件上沉积至少一个导电材料层的步骤。
18.根据权利要求12所述的方法，其中，所述第一STI蚀刻的第一深度介于1400埃和1600埃之间，并且由所述第二STI蚀刻得到的所述第二STI结构的第二深度与所述第一STI结构的深度的比值为5:3，以及所述半导体衬底的厚度与所述第二STI结构的深度的比值为280:1。
19.根据权利要求12所述的方法，其中，通过可重复使用的掩模图案化所述牺牲材料，所述可重复使用的掩模具有图案边缘并且被设置成具有终止在所述硬掩模顶上的至少一个图案边缘，所述可重复使用的掩模被配置成用作所述外围区域的注入掩模。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |