CN103378015B - 半导体芯片与封装结构以及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体芯片，包含基底、穿硅通孔、上凸块、下凸块以及热敏光敏胶层。基底具有上表面以及相对于上表面的下表面。穿硅通孔设置于基底中，贯穿上表面以及下表面。上凸块设置于上表面上，并与穿硅通孔电性连接。下凸块设置于下表面上，并与穿硅通孔电性连接。热敏光敏胶层设置于上表面上，包围上凸块具有开孔，且开孔与下凸块的宽度大致相同。本发明另外还提供了一种封装结构与其形成方法。
Description
技术领域
本发明是涉及一种半导体芯片与封装结构以及其形成方法，特别来说，是涉及了一种可以避免填充材料不均匀与空洞形成的方法。
背景技术
在现代的资讯社会中，由集成电路(integratedcircuit，IC)所构成的微处理系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、行动通讯设备、个人计算机等，都有集成电路的使用。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
一般所称集成电路，是通过现有半导体工艺中所生产的晶粒(die)而形成。制造晶粒的过程，是由生产一晶圆(wafer)开始：首先，在一片晶圆上区分出多个区域，并在每个区域上，通过各种半导体工艺如沉积、光刻、蚀刻或平坦化工艺，以形成各种所需的电路路线。然后，在进行一般的测试步骤以测试内部组件是否能顺利运作。接着，再对晶圆上的各个区域进行切割而成各个晶粒，并加以封装成芯片(chip)，最后再将芯片电连到一电路板，如一印刷电路板(printedcircuitboard，PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程序化的处理。
为了提高芯片功能与效能，增加集成度以便在有限空间下能容纳更多半导体组件，相关厂商开发出许多半导体芯片的堆叠技术，包括了覆晶封装(flip-chip)技术、多芯片封装(multi-chippackage，MCP)技术、封装堆叠(packageonpackage，PoP)技术、封装内藏封装体(packageinpackage，PiP)技术等，都可以通过芯片或封装体间彼此的堆叠来增加单位体积内半导体组件的集成度。近年来又发展一种称为穿硅通孔(throughsiliconvia，TSV)的技术，可促进在封装体中各芯片间的内部连结(interconnect)，以将堆叠效率进一步往上提升。
然而，在现有的封装技术中，利用穿硅通孔来堆叠封装的结构，仍面临着许多问题。请参考图1，所示为公知技术中利用穿硅通孔来进行立体堆叠示意图。如图1所示，公知的立体封装中是用来堆叠芯片100与芯片102，其中芯片102具有穿硅通孔104。通过重布线路层(redistributionlayer，RDL)106、接触垫108、焊垫109与接触垫110，芯片102可与下方的芯片100进行电连接。同时，芯片102与芯片100之间也会注入绝缘的填充材料(underfill)112，而完成封装的结构。然而，由于现有封装尺寸持续要求微小化，芯片100与芯片102之间的距离的标准约在15微米到20微米之间，甚至更小。习知例如是通过毛细现象而注入填充材料112的方法不仅费时费工，也常常会遇到例如填充情况不均匀或容易产生空洞(void)等缺陷。
发明内容
因此，本发明提供了一种半导体芯片与封装结构，以及其形成方法，以克服前述问题。
根据本发明的一个实施方式，本发明提供了一种半导体芯片，包含基底、穿硅通孔、上凸块、下凸块以及热敏光敏胶层。基底具有上表面以及相对于上表面的下表面。穿硅通孔设置于基底中，贯穿上表面以及下表面。上凸块设置于上表面上，并与穿硅通孔电性连接。下凸块设置于下表面上，并与穿硅通孔电性连接。热敏光敏胶层设置于上表面上，围绕上凸块并具有开孔，且开孔的宽度与下凸块的宽度大致相同。
根据本发明的另外一个实施方式，本发明还提供了一种半导体封装结构，包含至少两个前述的半导体芯片，其中一个芯片的下凸块会嵌合在另外一个芯片的图案化热敏光敏胶层的开孔中。
根据本发明的另外一个实施方式，热敏光敏胶层包含完全固化的环氧化合物。
根据本发明的另外一个实施方式，本发明提供了一种形成半导体芯片的方法。首先提供基底，具有上表面以及相对于上表面的下表面。接着在基底的上表面上形成上凸块，以及在基底中形成穿硅通孔，其中穿硅通孔贯穿上表面以及下表面，且电性连接上凸块。然后在基底的上凸块上形成具有开孔的部分固化的热敏光敏胶层，使得上凸块位于开孔中。又在基底的下表面上形成下凸块，其中下凸块电性连接穿硅通孔，且开孔的宽度与下凸块的宽度大致相同。
根据本发明的另外一个实施方式，本发明还提供了一种形成半导体封装结构的方法。首先以前述方法形成至少两个半导体芯片后，将其中一个芯片的下凸块嵌合在另外一个芯片的部分固化的热敏光敏胶层的开孔中。
根据本发明的另外一个实施方式，将其中一个芯片的下凸块嵌合在另外一个芯片的部分固化的热敏光敏胶层的开孔中的步骤后，再进行一热固化工艺，以完全固化部分固化的热敏光敏胶层。
本发明所提供的半导体芯片以及封装结构，是通过将图案化光敏层的开孔与下凸块的一致宽度，因此进行堆叠封装时，两个芯片可以完美的嵌合。如此一来，本发明不需要额外再形成填充材料，也从而避免了填充材料容易有空洞或不均匀等的缺陷。
附图说明
图1所示为公知技术中利用穿硅通孔来进行立体堆叠示意图。
图2到图12，所示为本发明形成封装结构的步骤示意图。
其中，附图标记说明如下：
109焊垫315开孔
110接触垫316粘胶
112填充材料318载板
300基底320第三表面
302第一表面322绝缘层
304第二表面324下凸块
306导电层326半导体芯片
307穿硅通孔326a半导体芯片
313/313a热敏光敏胶层326b半导体芯片
314/314b图案化热敏光敏胶层330热板
具体实施方式
为使本发明所属技术领域的技术人员能进一步了解本发明，以下的说明举出了本发明几个优选实施方式，并配合附图与说明，以详细说明本发明的内容及所欲实现的效果。
请参考图2到图7，所示为本发明形成封装结构的步骤示意图。首先提供一基底300，例如是硅基底(siliconsubstrate)、外延硅基底(epitaxialsiliconsubstrate)、硅锗半导体基底(silicongermaniumsubstrate)、碳化硅基底(siliconcarbidesubstrate)或硅覆绝缘(silicon-on-insulator，SOI)基底。基底300具有一第一表面302以及一第二表面304。于本发明优选实施例中，第一表面302例如是基底300的有源面(activesurface)，而第二表面304例如是基底300的背面(backsurface)。基底300厚度大体上为700到1000微米(micrometer)，但并不以此为限。然后，在基底300的有源面302上形成一导电层306，其深入基底300中，例如具有50到100微米的深度。形成导电层306的方法例如先在基底300的第一表面302上以光刻蚀刻工艺形成一开孔(图未示)，然后在开孔中填入导电材料例如金属铜。于本发明的一个实施例中，在填入导电材料之前，还可以先在开孔的表面上形成一个绝缘层，或是其它的屏蔽材料。
接着如图3所示，在基底300的第一表面302上形成一接触垫308以及位于接触垫308上的一阻挡层(passivationlayer)310，其中接触垫308会电性连接导电层306，且阻挡层310会暴露出部份的接触垫308。而于本发明其它实施例中，形成接触垫308之前，也可以在接触垫308以及导电层308之间形成其它的半导体结构，例如可以在基底300的第一表面302上形成金氧半导体晶体管(metaloxidesemiconductortransistor，MOStransistor)，或是金属内连线系统(metalinterconnectionsystem)，优选来说，导电层306会通过金属内连线系统与金氧半导体晶体管电性连接，或是，和接触垫308连接。在形成上述的接触垫308与阻挡层310之后，接着又在第一表面302的一侧上形成上凸块312，使得上凸块312会电性连接接触垫308。
如图4所示，在第一表面302上形成一个图案化热敏光敏(patternedthermo-sensitivephoto-sensitive)胶层314，例如是热敏光敏环氧(thermo-sensitivephoto-sensitiveepoxy)胶层，其中图案化热敏光敏胶层314具有至少一开孔315，且开孔315的宽度大体上为W1。于本发明优选的实施方式中，图案化热敏光敏胶层314的材质具有热敏与光敏性的官能基，且能够通过加热或是照光的方式来固化。
形成图案化热敏光敏胶层314的方式，例如图5所示，先在基底300的第一表面302上全面形成一热敏光敏胶层313，热敏光敏胶层313可以先在热板330上用80℃加热一分钟进行预固化步骤。然后进行光刻工艺。如图6所示，先在50℃的真空环境下进行层化步骤(lamination)，然后，如图7所示，在热敏光敏胶层313上进行光固化的曝光工艺，界定开孔315，曝光能量可以是250mJ/cm2。继续，如图8所示，利用显影工艺在热敏光敏胶层313a上形成开孔315，显影条件可以是在26℃喷洒(1.8kgf)10秒钟浓度为2.38wt％的显影液四甲基氢氧化铵(TMAH)，再喷洒(0.2kgf)去离子水润洗60秒钟，即完成部份固化(partialcuring)步骤。图案化热敏光敏胶层313a进行部份固化，使得图案化热敏光敏胶层314呈现部份固化或半固化的状态，如图4所示。半固化的图案化热敏光敏胶层314在后续的步骤中还可以软化，而重新再进行完全固化的工艺。
如图9所示，将基底300粘附到一载板318。更详细来说，是通过一粘胶316将基底300的第一表面302的一侧粘附到载板318上。于本发明的其它实施方式，也可能通过其它的方式，例如胶带的方式来将基底300固定在载板318上。
如图10所示，从基底300第二表面304的一侧进行一薄化工艺。例如进行一蚀刻工艺或是化学机械抛光工艺(chemicalmechanicalpolish，CMP)工艺或两者的组合，以将基底300薄化到暴露出导电层306。此时第二表面302形成了第三表面320，而导电层306则贯穿了基底300的第一表面302以及第三表面320而形成了穿硅通孔(throughsiliconvia，TSV)307。后续，形成下凸块324以及绝缘层322于基底300的第三表面320，其中下凸块324会电性连接穿硅通孔307，且下凸块324的宽度和开孔315的宽度大致相同，即同样具有宽度W1。
如图11所示，将基底300自载板318上分离。后续，可以进行例如晶圆切割(dicing)等的步骤，以形成多个半导体芯片，而完成本发明的结构。如图12所示，本发明的半导体芯片326包含基底300、穿硅通孔307、接触垫308、阻挡层310、上凸块312、图案化热敏光敏胶层314、下凸块324以及绝缘层322。其中基底300具有第一表面302以及相对于第一表面302的第三表面320。
穿硅通孔设置于基底300中并贯穿第一表面302以及第二表面320。上凸块312设置于第一表面302上并与穿硅通孔307电性连接。接触垫308以及阻挡层310设置于上凸块312与穿硅通孔307之间。下凸块324设置于第三表面320上，并与穿硅通孔307电性连接。本发明的其中一个特征在于，图案化热敏光敏胶层314设置于第一表面302上，并具有开孔315，且开孔315的宽度与下凸块324的宽度大致相同，即都大致具有宽度W1。
由于开孔315的宽度与下凸块324的宽度大致相同，即都大致具有宽度W1，因此上下芯片堆叠时，其中一个芯片的下凸块324可以嵌合在另外一个芯片的开孔315中。如图12所示，在完成了前述的半导体芯片326后，可以将两个或两个以上的半导体芯片326进行堆叠。举例而言，可以将芯片326a与芯片326b堆叠，其中芯片326a的下凸块324a会嵌入在芯片326b图案化热敏光敏胶层314b的开孔315b中，因为两者的宽度大致相同，因此可以完美的结合。于本发明的其中一个实施方式中，可以进行另一完全固化工艺，例如用175℃烘烤2小時的热固化工艺，以将部分固化的热敏光敏胶层314完全固化，例如环氧化合物完全固化，以完全固定芯片326a与芯片326b。如此一来，即完成本发明的封装结构。
综上而言，本发明所提供的半导体芯片以及封装结构，是通过将图案化光敏层的开孔与下凸块的宽度一致，因此进行堆叠封装时，两个芯片可以完美的嵌合。如此一来，本发明不需要额外再形成填充材料，也从而避免了填充材料容易有空洞或不均匀等的缺陷。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体芯片，其特征在于，包含：
基底，具有上表面以及相对于所述上表面的下表面；
穿硅通孔设置于所述基底中，贯穿所述上表面以及所述下表面；
上凸块设置于所述上表面上，并与所述穿硅通孔电性连接；
下凸块设置于所述下表面上，并与所述穿硅通孔电性连接；以及
图案化层，设置在所述上凸块上，所述图案化层具有开孔，且所述开孔与所述下凸块的宽度相同，其中所述图案化层为一热敏光敏胶层，设置于所述上表面上并围绕所述上凸块，所述热敏光敏胶层具有开孔，且所述开孔的宽度与所述下凸块的宽度大致相同。
2.根据权利要求1所述的半导体芯片，其特征在于，还包含接触垫以及阻挡层设置于所述上凸块与所述穿硅通孔间。
3.根据权利要求1所述的半导体芯片，其特征在于，所述热敏光敏胶层包含完全固化的环氧化合物。
4.一种半导体封装结构，其特征在于，包含至少两个如权利要求1所述的半导体芯片，其中一个芯片的所述下凸块会嵌合在另外一个芯片的所述热敏光敏胶层的所述开孔中。
5.一种形成半导体芯片的方法，其特征在于，包含：
提供基底，具有上表面以及相对于所述上表面的下表面；
在所述基底的所述上表面上形成上凸块，以及在所述基底中形成穿硅通孔，其中所述穿硅通孔贯穿所述上表面以及所述下表面，且电性连接所述上凸块；
在所述基底的所述上表面上形成部分固化的热敏光敏胶层的图案化层，所述部分固化的热敏光敏胶层围绕所述上凸块并具有开孔，使得所述上凸块位于所述开孔中；以及
在所述基底的所述下表面上形成下凸块，其中所述下凸块电性连接所述穿硅通孔，且所述开孔的宽度与所述下凸块的宽度大致相同。
6.根据权利要求5所述的形成半导体芯片的方法，其特征在于，形成所述图案化层的方法包含：
在所述上凸块上形成热敏光敏胶层；
进行一光固化工艺，以图案化所述热敏光敏胶层；以及
部分固化所述热敏光敏胶层，以形成所述部分固化的热敏光敏胶层。
7.根据权利要求5所述的形成半导体芯片的方法，其特征在于，在形成所述下凸块之前，还包含将所述基底固定在载板上。
8.根据权利要求7所述的形成半导体芯片的方法，其特征在于，所述载板是通过粘胶而与所述上表面固定。
9.一种形成半导体封装结构的方法，其特征在于，以权利要求5的方法形成至少两个半导体芯片后，将其中一个芯片的所述下凸块嵌合在另外一个芯片的所述部分固化的热敏光敏胶层的所述开孔中。
10.根据权利要求9所述的形成半导体封装结构的方法，其特征在于，将其中一个芯片的所述下凸块嵌合在另外一个芯片的所述部分固化的热敏光敏胶层的所述开孔中的步骤后，再进行一热固化工艺，以完全固化所述部分固化的热敏光敏胶层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210118960.9A CN103378015B (zh) | 2012-04-20 | 2012-04-20 | 半导体芯片与封装结构以及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210118960.9A CN103378015B (zh) | 2012-04-20 | 2012-04-20 | 半导体芯片与封装结构以及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103378015A CN103378015A (zh) | 2013-10-30 |
| CN103378015B true CN103378015B (zh) | 2016-04-27 |
Family
ID=49462942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210118960.9A Active CN103378015B (zh) | 2012-04-20 | 2012-04-20 | 半导体芯片与封装结构以及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103378015B (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853830B2 (en) * | 2008-05-14 | 2014-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, structure, and method of manufacturing a semiconductor substrate stack |
| US8227295B2 (en) * | 2008-10-16 | 2012-07-24 | Texas Instruments Incorporated | IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV |
| US8158456B2 (en) * | 2008-12-05 | 2012-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming stacked dies |
| US8691664B2 (en) * | 2009-04-20 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside process for a substrate |
| US9299594B2 (en) * | 2010-07-27 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate bonding system and method of modifying the same |
| CN103367282A (zh) * | 2012-04-06 | 2013-10-23 | 南亚科技股份有限公司 | 半导体芯片与封装结构以及其形成方法 |
-
2012
- 2012-04-20 CN CN201210118960.9A patent/CN103378015B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103378015A (zh) | 2013-10-30 |
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