CN103376874B - 一种多核处理器设备及其实现时钟控制的方法 - Google Patents

一种多核处理器设备及其实现时钟控制的方法 Download PDF

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Abstract

本发明提供一种多核处理器设备及其实现时钟控制的方法，该方法包括：每个运行多套软件系统的第一类核处理器采用一个单独的锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制时钟；仅运行单一软件系统的第二类核处理器通过可复用的锁相环模块进行时钟控制。通过本发明可以解决现有技术中对DFS实现复杂及不精细的问题。

Description

一种多核处理器设备及其实现时钟控制的方法
技术领域
本发明涉及到移动通信技术领域，一种采用多核架构处理器支持动态时钟频率选择(Dynamic Frequency Selection，简称DFS)技术的时钟控制的方法及一种多核处理器设备。
背景技术
从当前嵌入式消费电子产品来看，媒体处理与无线通信、3D游戏逐渐融合，其强大的功能带来了芯片处理能力的增加，在复杂的移动应用环境中，功耗正在大幅度增加。比如手机，用户往往希望待机时间、听音乐时间，以及看MPEG(Moving Pictures ExpertsGroup，动态图像专家组)4时间能更长。在这样的背景下，如何降低嵌入式芯片的功耗已迫在眉睫。DFS技术普遍被业界认为是一种较简单可行的降低功耗的有效手段，Nokia N95在采用DFS技术后功耗降低了20％。
DFS基本原理是根据核处理器在不同场景、不同业务量情况下的负载是不同的，根据负载量调节处理器的时钟频率，可以在满足瞬时性能的前提下，使得有效能量供给率最大化达到控制动态功耗的目的。在处理器有工作的时候保证其处理频率，使其满足时序需求；而当处理器无工作的时候或是在从有工作负载到无工作负载的转化过程中降低工作频率从而使得处理器动态功耗降低。特别的，在核处理器中运行的软件程序越多越复杂的情况下，DFS功耗控制效果越好。这是因为多个子系统软件运行在同一个核上时，每一个子系统软件维护其自己的状态机，当所有软件状态机都归零的时候说明核上没有工作可以切断核的时钟把动态功耗降低为零，然而由于运行的软件子系统较多使得这一过程的监测需要耗费一定时间，导致工作负载很小时高频时钟任然需要开着，造成动态功耗的浪费。
下面以双核系统为例，阐述一下现有方案中如何实现DFS芯片时钟设计。
图1a中，核X/核Y共用一个锁相环(PLL)，经过PLL的时钟信号再经过分频器进行分频，两个核可以选择不同的分频器输出作为核时钟，当分频器调节力度不够的时候必须调节PLL来变化核工作时钟。如上的设计由于两个核采用同一个PLL，任意一个调节PLL的指令都会变化两个核的时钟，所以在这样的设计下不能简单的依据某一个核的负载来进行时钟频率调节，必须统计两个核的负载来进行，交互两个核负载信息，分别评估两个核的负载量然后统一决策PLL的调节量。核越多需要交互的信息量就越大，决策条件就越复杂并且容易出错。
图1b中，为每一个核，核X/核Y独立采用一个PLL和分频器，每个核可以根据自己负载独立进行时钟频率的调节，不会影响到其它核。但是在实际运用中，某些核上承载的软件仅一套子系统软件，状态机转化简单，对于这样的核DFS技术功耗控制效果就基本没有作用。这是因为对于核处理器来说，当时钟频率越高处理速度越快；时钟频率越低则处理速度越慢，历时越长；当核上承载软件简单的时候可以通过软件不工作时状态的监测立即关闭核时钟达到降低动态功耗的目的，不存在在复杂软件系统状态机转化在极低负载情况下任然需要长时间打开高频时钟的情况，这样DFS的控制效果就不明显。因此，如上的设计方法存在浪费PLL增加成本的弊端。
发明内容
本发明要解决的技术问题是提供一种多核处理器设备及其实现时钟控制的方法，以解决现有技术中对DFS实现复杂及不精细的问题。
为了解决上述技术问题，本发明提供了一种在多核处理器设备中实现时钟控制的方法，包括：
每个运行多套软件系统的第一类核处理器采用一个单独的锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制时钟；
仅运行单一软件系统的第二类核处理器通过可复用的锁相环模块进行时钟控制。
进一步地，上述方法还具有下面特点：所述通过对应的时钟控制器进行动态时钟频率选择控制包括：
所述时钟控制器实时估计对应的核处理器的负载率，根据所述负载率和预置的核处理器的负载率与时钟频率信息的对应关系表来决策所述核处理器的时钟频率信息；
通过决策出的时钟频率信息调整对应的锁相环模块的时钟频率。
进一步地，上述方法还具有下面特点：所述根据所述负载率来决策所述核处理器的时钟频率信息包括：
所述时钟控制器若判断负载率超过最大阈值，则选择预置的与所述最大阈值对应的最大时钟频率信息；
若判断负载率在最大阈值和最小阈值之间，则在预置的与所述最大阈值对应的最大时钟频率信息和与所述最小阈值对应的最小时钟频率信息之间选择一时钟频率信息；
若判断负载率低于最小阈值，则选择预置的与所述最小阈值对应的最小时钟频率信息。
进一步地，上述方法还具有下面特点：还包括：
外设备系统与所述第二类核处理器共用所述可复用的锁相环模块进行时钟控制。
为了解决上述问题，本发明还提供了一种多核处理器设备，包括：运行多套软件系统的第一类核处理器、仅运行单一软件系统的第二类核处理器、锁相环模块和时钟控制器，其中，
每个所述第一类核处理器采用一个单独的第一锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制；
所述第二类核处理器通过可复用的第二锁相环模块进行时钟控制。
进一步地，上述设备还具有下面特点：所述时钟控制器包括：
存储单元，用于存储预置的核处理器的负载率与时钟频率信息的对应关系表；
仲裁单元，用于实时估计对应的核处理器的负载率，根据所述负载率和所述对应关系表来决策所述核处理器的时钟频率信息；
调整单元，用于通过决策出的时钟频率信息调整对应的锁相环模块的时钟频率。
进一步地，上述设备还具有下面特点：
所述仲裁单元，具体用于若判断负载率超过最大阈值，则从所述对应关系表中选择与所述最大阈值对应的最大时钟频率信息；若判断负载率在最大阈值和最小阈值之间，则从所述对应关系表中在与所述最大阈值对应的最大时钟频率信息和与所述最小阈值对应的最小时钟频率信息之间选择一时钟频率信息；若判断负载率低于最小阈值，则从所述对应关系表中选择与所述最小阈值对应的最小时钟频率信息。
进一步地，上述设备还具有下面特点：还包括：
外设备系统与所述第二类核处理器共用所述第二锁相环模块进行时钟控制。
综上，本发明提供一种多核处理器设备及其实现时钟控制的方法，用来解决现有技术中对DFS实现复杂及不精细的问题。
附图说明
图1a和图1b为现有技术的多核时钟控制的示意图；
图2为本发明实施例的多核处理器设备的示意图；
图3为本发明实施例的进行DFS控制时钟的流程图。
具体实施方式
DFS是一种普遍用于降低核功耗的技术，对于多核系统来说，设计方法比单核要复杂得多。这是因为在多核的处理器中，每个核承担的任务角色是不同的，负载量不同，对于DFS的调节量需求也不同，需要分析这个需求量进行时钟方案的设计；此外，核的DFS调节也不能影响外设的时钟频率，因为某些外设需要在一个固定的频率上才能正常工作。
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本发明实施例的一种多核处理器设备中实现时钟控制的方法，包括：
S10、每个运行多套软件系统的第一类核处理器采用一个单独的锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制；
S20、仅运行单一软件系统的第二类核处理器通过可复用的锁相环模块进行时钟控制。
本实施例根据多核处理器实际工作内容进行划分，将多核处理器中的多个核分为两个类型：第一个类型的核处理器运行多套软件系统，状态机复杂，DFS控制效果明显，每个核采用一个单独的PLL；而对于第二类型的核处理器仅处理单一的软件系统，状态机简单，可以和其它系统公用一个PLL工作。
图2为本发明实施例的多核处理器设备的示意图，如图2所示：
对于第一类型的核处理器(如图2中的核A和核B)，每个核的PLL对应一个时钟控制器，该时钟控制器中存储着预先制定的表格(即核处理器的负载率与时钟频率信息的对应关系表)，表格约定了核负载百分比信息对应的支撑这一负载需要的最大/最小时钟频率信息，这些信息可以软件预先写入；
此外，时钟控制器中还包括一个仲裁单元，根据核负载的百分比，估计软件工作量，在(最小，最大)支撑频率中选择需要支持的频率。仲裁准则可以软件预先写入。
通常，当核处理器(简称CPU)的负载率达到例如50％以上时，选择最大支撑时钟，因为此时核在进行大数据量的处理并且处理量还可能更大，为了进一步预测和适应高速的处理量，选择最大支撑时钟；而当负载率低于例如10％时，则采用最小支撑频率，此时认为核任务基本上趋于处理完毕的过程，仅是一些状态机的迁移；而当负载率高于10％低于50％时，采用最小、最大的中间频率便于随负载变化的频率变化。
这种设计也符合在深亚微米技术中，执行时间越长则漏电流越大功耗越大的设计思想。当核处于工作状态的时候，尽可能提高时钟频率，让工作尽快做完，而当核处于状态转换过程的时候采用低频时钟防止复杂软件系统状态转移过程较长造成的功耗浪费。
根据仲裁单元决策输出，时钟控制器自动调节PLL模块(即如图2中的PLL和分频器单元A或PLL和分频器单元B)，使得时钟输出满足核负载需求，这一过程由硬件自动完成，效率高不需要软件参与，保证CPU时钟频率的快速转化以支撑业务需求。
对于支持DFS的多核处理器，除了核处理器需要考虑DFS技术外，其余的外设备系统通常是采用固定的频率进行工作的，当固定频率改变时，这些外设系统会出现不可预估的错误，因此，可以采用一个独立的PLL和分频器来支撑这些外设备的时钟需求。
对于第二类型的核处理器(如图2中的核C和核D)，为简单软件系统运行的核处理器，可以共用一个可复用的PLL模块(如图2中的PLL和分频器单元C)来提供时钟；外设备系统的可以复用的PLL模块(如图2中的PLL和分频器单元D)来提供固定时钟，当然外设备系统也可以与第二类型的核处理器共用PLL模块。
图3为本发明实施例的进行DFS控制时钟的流程图，如图3所示，本实施例的方法包括下面步骤：
步骤S101、支持DFS调节的核处理器根据CPU负载监测情况，向时钟控制器反馈CPU负载率；
步骤S102、时钟控制器根据反馈的信息进行对比，判断CPU负载率满足某一个时钟频率支持的档次，并且根据预先定义的仲裁准则，开始工作决策CPU的时钟频率；
步骤S103、时钟控制器根据决策出的时钟频率，输出自动调整PLL及分频器，使核处理器时钟满足时钟频率需求。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。
以上仅为本发明的优选实施例，当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (8)

1.一种在多核处理器设备中实现时钟控制的方法，包括：
将多核处理器设备中的多个核分为两个类型：第一类核处理器和第二类核处理器；其中，第一类核处理器运行多套软件系统，第二类核处理器仅处理单一的软件系统；
每个运行多套软件系统的第一类核处理器采用一个单独的锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制时钟；
仅运行单一软件系统的第二类核处理器通过可复用的锁相环模块进行时钟控制。
2.如权利要求1所述的方法，其特征在于：所述通过对应的时钟控制器进行动态时钟频率选择控制包括：
所述时钟控制器实时估计对应的核处理器的负载率，根据所述负载率和预置的核处理器的负载率与时钟频率信息的对应关系表来决策所述核处理器的时钟频率信息；
通过决策出的时钟频率信息调整对应的锁相环模块的时钟频率。
3.如权利要求2所述的方法，其特征在于：所述根据所述负载率来决策所述核处理器的时钟频率信息包括：
所述时钟控制器若判断负载率超过最大阈值，则选择预置的与所述最大阈值对应的最大时钟频率信息；
若判断负载率在最大阈值和最小阈值之间，则在预置的与所述最大阈值对应的最大时钟频率信息和与所述最小阈值对应的最小时钟频率信息之间选择一时钟频率信息；
若判断负载率低于最小阈值，则选择预置的与所述最小阈值对应的最小时钟频率信息。
4.如权利要求1-3任一项所述的方法，其特征在于：还包括：
外设备系统与所述第二类核处理器共用所述可复用的锁相环模块进行时钟控制。
5.一种多核处理器设备，包括：多个核，所述多个核被分为两个类型，分别为运行多套软件系统的第一类核处理器、仅运行单一软件系统的第二类核处理器；还包括：锁相环模块和时钟控制器，其中，
每个所述第一类核处理器采用一个单独的第一锁相环模块，分别通过对应的时钟控制器进行动态时钟频率选择控制；
所述第二类核处理器通过可复用的第二锁相环模块进行时钟控制。
6.如权利要求5所述的设备，其特征在于：所述时钟控制器包括：
存储单元，用于存储预置的核处理器的负载率与时钟频率信息的对应关系表；
仲裁单元，用于实时估计对应的核处理器的负载率，根据所述负载率和所述对应关系表来决策所述核处理器的时钟频率信息；
调整单元，用于通过决策出的时钟频率信息调整对应的锁相环模块的时钟频率。
7.如权利要求6所述的设备，其特征在于：
所述仲裁单元，具体用于若判断负载率超过最大阈值，则从所述对应关系表中选择与所述最大阈值对应的最大时钟频率信息；若判断负载率在最大阈值和最小阈值之间，则从所述对应关系表中在与所述最大阈值对应的最大时钟频率信息和与所述最小阈值对应的最小时钟频率信息之间选择一时钟频率信息；若判断负载率低于最小阈值，则从所述对应关系表中选择与所述最小阈值对应的最小时钟频率信息。
8.如权利要求5-7任一项所述的设备，其特征在于：还包括：
外设备系统与所述第二类核处理器共用所述第二锁相环模块进行时钟控制。
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Owner name: SHENZHEN ZTE MICROELECTRONIC TECHNOLOGY CO., LTD.

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Address after: Dameisha Yantian District of Shenzhen City, Guangdong province 518083 Building No. 1

Applicant after: SHENZHEN ZTE MICROELECTRONICS TECHNOLOGY CO., LTD.

Address before: 518057 Nanshan District Guangdong high tech Industrial Park, South Road, science and technology, ZTE building, Ministry of Justice

Applicant before: ZTE Corporation

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Application publication date: 20131030

Assignee: Xi'an Chris Semiconductor Technology Co. Ltd.

Assignor: SHENZHEN ZTE MICROELECTRONICS TECHNOLOGY CO., LTD.

Contract record no.: 2019440020036

Denomination of invention: Multi-core processor device and clock control achieving method thereof

Granted publication date: 20170308

License type: Common License

Record date: 20190619

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