CN103346770A - 高速串行数据恢复的时序缓冲电路及方法 - Google Patents
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Abstract
本发明公开了一种高速串行数据恢复的时序缓冲电路及方法，用于过采样数据恢复电路中。通过与时钟恢复电路的配合，由时钟恢复电路提供恢复时钟和与恢复时钟相位差最大的时钟两个时钟信号给时序缓冲电路，由时序缓冲电路对过采样数据进行缓冲。最后，再由数据恢复电路根据恢复时钟和时序缓冲电路的输出进行数据恢复。通过时序缓冲电路对过采样数据的缓冲，避免了在高速串行数据进行数据恢复时对过采样数据的直接操作而容易导致的某些寄存器建立时间不足的问题从而达到最大限度的利用多次过采样的数据来进行精确的数据恢复。
Description
技术领域
本发明属于高速串行数据恢复领域，具体涉及在使用过采样进行数据恢复时使用的一种时序缓冲电路的设计，及以此实现的数据恢复方法。
背景技术
随着对大容量数据传输需求的不断增加，高速数据尤其是高速串行数据的传输，如USB， SATA, PCI-Express 等得到了广泛的应用。
高速串行接口的本质是使用串行传输线进行高速串行数据的传输以减少传输的信号数量以节省成本，同时避免多个高速信号之间的相差（skew）引起的问题。然而，在芯片中对数据的处理还是对多个数据信号的并行处理以加强处理能力。因而，高速串行数据接口电路在发送时的并串转换和接收时的串并转换不可避免。同时，为减少传输的信号数量并避免相差引起的问题，通常高速串行数据接口电路仅传输数据信号而不传输时钟信号。因此，在高速串行数据接口的接收电路中， 恢复时钟信号并将数据信号从串行数据线上正确接收转换为并行数据，即时钟与数据恢复电路，是高速串行接口电路的难点。
在时钟与数据恢复电路中，目前采用的最多的两种技术是相位追踪（Phase tracking）和过采样（blind sampling）技术。Blind sampling典型的电路如图1所示，由PLL（锁相环）产生n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)（相邻两个时钟信号间隔时间为T，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ）。过采样电路对串行数据din根据时钟信号ck0，ck1, ck2, … , ck(n-1)进行过采样产生的对应数据为d0,d1, d2, … ,d(n-1)。时钟恢复电路从n个时钟信号ck0，ck1, ck2, … , ck(n-1)中恢复出一个时钟信号ckm作为接收电路的时钟。数据恢复电路使用该恢复的时钟信号ckm从过采样数据d0,d1, … ,d(n-1)中判决并恢复出正确的数据。
由于过采样数据d(m-1)是由时钟信号ck(m-1)产生，当使用恢复的时钟信号ckm对该数据处理时，将面临建立时间的难题。由于ck(m-1)和ckm的时间间隔为T，这要求过采样寄存器的ck->Q（输入时钟端到输出端的延迟）时间加上下一级寄存器的建立时间必须小于T。然而，由于串行数据速率的不断提高和过采样级数的增加，该建立时间的要求越来越难于满足，结果导致由ck(m-1)在过采样电路中得到的数据无法被数据恢复电路有效利用从而降低了n倍过采样的效果。如图2所示，当串行数据速率为2.5GHz，过采样级数为8时，由PLL产生8个相位等间隔的2.5GHz时钟信号，也即是说，T为50ps。然而，建立时间小于50ps难于甚至无法实现，这将使得8倍过采样电路得到的数据只能有6个或7个过采样数据能够被数据恢复电路有效使用。
发明内容
为了克服现在数据恢复电路难以满足小建立时间要求的问题，本发明提出在高速串行数据恢复时，使用时序缓冲电路来解决该问题。
为了达到上述目的，本发明的一个技术方案是提供一种高速串行数据恢复的时序缓冲电路，所述时序缓冲电路的输入端分别与过采样电路和时钟恢复电路的输出端相连接，所述时序缓冲电路的输出端与数据恢复电路的输入端相连接；其中，
所述过采样电路接收锁相环产生的n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并据此对串行数据din进行过采样以产生对应的数据d0,d1,d2, … ,d(n-1)；
所述时钟恢复电路接收锁相环产生的所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号；
所述时序缓冲电路根据接收的所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路输出的数据d0,d1,d2, … ,d(n-1)中的相应部分进行采样，而形成对应的采样数据db0,db1,db2, … ,db(n-1)；
所述数据恢复电路根据其接收的所述恢复的时钟信号ckm，对其接收的所述采样数据db0,db1,db2, … ,db(n-1)进行数据恢复。
所述锁相环产生的n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)中，相邻两个过采样时钟信号的间隔时间为T，即，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ。
当n为偶数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模n) ；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+n/2-1)模n)，并根据时钟信号ck((m+n/2)模n)来采样数据d ((m+n/2)模n), …, d((m-1)模n)。
当n为奇数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-1)/2)模n)；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+（n-1）/2-1)模n)，并根据时钟信号ck((m+(n-1)/2)模n)来采样数据d((m+（n+1）/2-1)模n), …, d((m-1)模n)。
或者，当n为奇数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n+1)/2)模n)；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+（n+1）/2-1)模n)，并根据时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+（n+1）/2+1)模n), …, d((m-1)模n)。
本发明的另一个技术方案是提供一种使用上述时序缓冲电路进行高速串行数据恢复的方法：
由锁相环产生n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)；其中，相邻两个过采样时钟信号的间隔时间为T；
由过采样电路根据所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，对串行数据din进行过采样以产生对应的数据d0,d1,d2, … ,d(n-1)；
由时钟恢复电路根据所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号；
由时序缓冲电路根据所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路输出的数据d0,d1,d2, … ,d(n-1)中的相应部分进行采样，而形成对应的采样数据db0,db1,db2, … ,db(n-1)；
由数据恢复电路根据所述恢复的时钟信号ckm，对所述采样数据db0,db1,db2, … ,db(n-1)进行数据恢复。
当n为偶数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模n) ；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+n/2-1)模n)，并根据时钟信号ck((m+n/2)模n)来采样数据d ((m+n/2)模n), …, d((m-1)模n)。
当n为奇数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-1)/2)模n)；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+（n-1）/2-1)模n)，并根据时钟信号ck((m+(n-1)/2)模n)来采样数据d((m+（n+1）/2-1)模n), …, d((m-1)模n)。
或者，当n为奇数时，所述时钟恢复电路产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n+1)/2)模n)；
所述时序缓冲电路根据时钟信号ckm来采样数据dm, …, d((m+（n+1）/2-1)模n)，并根据时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+（n+1）/2+1)模n), …, d((m-1)模n)。
所述时序缓冲电路中，上一级寄存器的ck->Q时间加上建立时间，在n为偶数时小于(n+2)T /2，在n为奇数时小于(n+1)T/2；
所述数据恢复电路中，上一级寄存器ck->Q时间加上建立时间，在n为偶数时小于nT/2，在n为奇数时小于(n+1)T/2。
与现有技术相比，本发明所述高速串行数据恢复的时序缓冲电路及方法，其优点在于：通过与时钟恢复电路的配合，由时钟恢复电路提供恢复时钟和与恢复时钟相位差最大的时钟两个时钟信号给时序缓冲电路，由时序缓冲电路对过采样数据进行缓冲。最后，再由数据恢复电路根据恢复时钟和时序缓冲电路的输出进行数据恢复。通过时序缓冲电路对过采样数据的缓冲，避免了在高速串行数据进行数据恢复时对过采样数据的直接操作而容易导致的某些寄存器建立时间不足的问题从而达到最大限度的利用多次过采样的数据来进行精确的数据恢复。
附图说明
图1是背景技术中的时钟和数据恢复电路；
图2是背景技术中对建立时间的要求；
图3是本发明时序缓冲电路的示意图；
图4是应用本发明后对建立时间的要求。
具体实施方式
本发明在过采样电路和数据恢复电路中增加有时序缓冲电路。
如图3所示，由PLL（锁相环201）产生n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，其中，相邻两个时钟信号间隔时间为T，即，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ。
由时钟恢复电路205从这n个等间隔过采样时钟信号ck0，ck1, ck2, … , ck(n-1)中选择出恢复的时钟信号ckm，和与ckm相位差最大的时钟信号：
当n为偶数时，与ckm相位差最大的时钟信号为ck((m+n/2)模n) ；
当n为奇数时，与ckm相位差最大的时钟信号为ck((m+(n-1)/2)模n)或ck((m+(n+1)/2)模n)。
由过采样电路202对串行数据din根据时钟信号ck0，ck1, ck2, … , ck(n-1)进行过采样产生的对应数据为d0,d1,d2, … ,d(n-1)。
当n为偶数时, 时序缓冲电路203采用时钟信号ckm来采样数据dm, …, d((m+n/2-1)模n)，并采用时钟信号ck((m+n/2)模n)来采样数据d ((m+n/2)模n), …, d((m-1)模n)。
当n为奇数时, 时序缓冲电路203采用时钟信号ckm来采样数据dm, …, d((m+（n-1）/2-1)模n)，并采用时钟信号ck((m+(n-1)/2)模n)来采样数据d((m+（n+1）/2-1)模n), …, d((m-1)模n)；
或者，采用时钟信号ckm来采样数据dm, …, d((m+（n+1）/2-1)模n)，并采用时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+（n+1）/2+1)模n), …, d((m-1)模n)。
数据恢复电路204再使用时钟信号ckm，对由时序缓冲电路203采样得到的数据输出db0, …, db(n-1)进行数据恢复。
通过使用上述的时序缓冲电路203来进行缓冲，在该时序缓冲电路203中，对建立时间的要求是上一级寄存器ck->Q（输入时钟端到输出端的延迟）的时间加上建立时间，在n为偶数时小于(n+2)T /2或在n为奇数时小于(n+1)T/2。对数据恢复电路204的要求为上一级寄存器ck->Q的时间加上建立时间，在n为偶数时小于nT/2或在n为奇数时小于(n+1)T/2。这样，对建立时间的要求被极大地放宽了。
同样，以当串行数据速率为2.5GHz，过采样级数为8时为例，如图4所示，时序缓冲电路的要求为建立时间加上上一级寄存器ck->Q的时间，小于（8+2）T/2即5T=250ps，数据恢复电路204的要求为建立时间加上上一级寄存器ck->Q的时间，小于8T/2即4T=200ps。这将容易甚至可以通过自动布局布线实现。这样n倍过采样得到的n个数据都能够被数据恢复电路有效利用提高了数据恢复的精度。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (10)
1.一种高速串行数据恢复的时序缓冲电路，其特征在于，
所述时序缓冲电路（203）的输入端分别与过采样电路（202）和时钟恢复电路（205）的输出端相连接，所述时序缓冲电路（203）的输出端与数据恢复电路（204）的输入端相连接；其中，
所述过采样电路（202）接收锁相环（201）产生的n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并据此对串行数据din进行过采样以产生对应的数据d0,d1,d2, … ,d(n-1)；
所述时钟恢复电路（205）接收锁相环（201）产生的所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号；
所述时序缓冲电路（203）根据接收的所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路（202）输出的数据d0,d1,d2, … ,d(n-1)中的相应部分进行采样，而形成对应的采样数据db0,db1,db2, … ,db(n-1)；
所述数据恢复电路（204）根据其接收的所述恢复的时钟信号ckm，对其接收的所述采样数据db0,db1,db2, … ,db(n-1)进行数据恢复。
2.如权利要求1所述的时序缓冲电路，其特征在于，
所述锁相环（201）产生的n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)中，相邻两个过采样时钟信号的间隔时间为T，即，ck1比ck0延后时间T,ck2比ck1延后时间T, … , ck0比ck(n-1)延后时间Ｔ。
3.如权利要求2所述的时序缓冲电路，其特征在于，
当n为偶数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模n) ；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+n/2-1)模n)，并根据时钟信号ck((m+n/2)模n)来采样数据d ((m+n/2)模n), …, d((m-1)模n)。
4. 如权利要求2所述的时序缓冲电路，其特征在于，
当n为奇数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-1)/2)模n)；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+（n-1）/2-1)模n)，并根据时钟信号ck((m+(n-1)/2)模n)来采样数据d((m+（n+1）/2-1)模n), …, d((m-1)模n)。
5.如权利要求2所述的时序缓冲电路，其特征在于，
当n为奇数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n+1)/2)模n)；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+（n+1）/2-1)模n)，并根据时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+（n+1）/2+1)模n), …, d((m-1)模n)。
6.一种使用如权利要求1所述时序缓冲电路进行高速串行数据恢复的方法，其特征在于，
由锁相环（201）产生n个等间隔的过采样时钟信号ck0，ck1, ck2, … , ck(n-1)；其中，相邻两个过采样时钟信号的间隔时间为T；
由过采样电路（202）根据所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，对串行数据din进行过采样以产生对应的数据d0,d1,d2, … ,d(n-1)；
由时钟恢复电路（205）根据所述过采样时钟信号ck0，ck1, ck2, … , ck(n-1)，并从中选择出恢复的时钟信号ckm和与其相位差最大的时钟信号；
由时序缓冲电路（203）根据所述恢复的时钟信号ckm和与其相位差最大的时钟信号，分别对所述过采样电路（202）输出的数据d0,d1,d2, … ,d(n-1)中的相应部分进行采样，而形成对应的采样数据db0,db1,db2, … ,db(n-1)；
由数据恢复电路（204）根据所述恢复的时钟信号ckm，对所述采样数据db0,db1,db2, … ,db(n-1)进行数据恢复。
7.如权利要求6所述的方法，其特征在于，
当n为偶数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+n/2)模n) ；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+n/2-1)模n)，并根据时钟信号ck((m+n/2)模n)来采样数据d ((m+n/2)模n), …, d((m-1)模n)。
8.如权利要求6所述的方法，其特征在于，
当n为奇数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n-1)/2)模n)；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+（n-1）/2-1)模n)，并根据时钟信号ck((m+(n-1)/2)模n)来采样数据d((m+（n+1）/2-1)模n), …, d((m-1)模n)。
9.如权利要求6所述的方法，其特征在于，
当n为奇数时，所述时钟恢复电路（205）产生的，与所述恢复的时钟信号ckm相位差最大的时钟信号为ck((m+(n+1)/2)模n)；
所述时序缓冲电路（203）根据时钟信号ckm来采样数据dm, …, d((m+（n+1）/2-1)模n)，并根据时钟信号ck((m+(n+1)/2)模n)来采样数据d((m+（n+1）/2+1)模n), …, d((m-1)模n)。
10.如权利要求6~9中任意一项所述的方法，其特征在于，
所述时序缓冲电路（203）中，上一级寄存器的ck->Q时间加上建立时间，在n为偶数时小于(n+2)T /2，在n为奇数时小于(n+1)T/2；
所述数据恢复电路（204）中，上一级寄存器ck->Q时间加上建立时间，在n为偶数时小于nT/2，在n为奇数时小于(n+1)T/2。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Timing sequence buffer circuit and method for high speed serial data recovery Effective date of registration: 20180420 Granted publication date: 20160817 Pledgee: Wick International Holding Co., Ltd. Pledgor: Brite Semiconductor (Shanghai) Corporation Registration number: 2018310000019 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20190416 Granted publication date: 20160817 Pledgee: Wick International Holding Co., Ltd. Pledgor: Brite Semiconductor (Shanghai) Corporation Registration number: 2018310000019 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Room 409, building 1, 88 Chenhui Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Patentee after: Canxin semiconductor (Shanghai) Co.,Ltd. Address before: Room 409, building 1, 88 Chenhui Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203 Patentee before: BRITE SEMICONDUCTOR (SHANGHAI) Corp. |
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| CP01 | Change in the name or title of a patent holder |