CN103339679B - 向非易失性存储器映射数据 - Google Patents

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Abstract

本公开包括涉及非易失性存储器的系统和技术。所描述的系统例如包括包含多个多级存储器单元的非易失性存储器结构。所描述的系统包括控制器，该控制器配置用于将数据段映射至所述多个多级存储器单元。数据段的第一组连续位(区段1)的第一部分映射至与所述多个多级存储器单元相关联的第一页面(LSB页面)。所述数据段的所述第一组连续位(区段1)的第二部分映射至与所述多个多级存储器单元相关联的第二页面(MSB页面)。所述数据段的第二组连续位(区段2)的第一部分映射至所述第一页面。所述数据段的第二组连续位的第二部分映射至所述第二页面。第一页面与第一有效度的位(LSB)相关联，而第二页面与第二有效度的位(MSB)相关联。

Description

向非易失性存储器映射数据
相关申请的交叉引用
本公开申请要求提交于2011年1月31日的名称为“HOST DATATO SOLID-STATE NON-VOLATILE MEMORY MAPPING”的美国临时申请第61/437,975号的优先权，通过引用将其全部内容并入本文。
技术领域
本公开内容涉及非易失性存储器。
背景技术
非易失性存储器结构可包括存储器单元，比如闪速存储器单元。存储器单元可例如通过在晶体管的隔离区域中俘获(trap)颗粒化的电荷量来存储数据。这种俘获电荷的过程可称为编程。控制器可在单元的读出期间估计存储的电荷量。从存储器单元检索数据可包括对晶体管施加读取电压，并于随后估计由单元中俘获的电荷量所确定的读出电流。
存储器单元的各种示例包括单级单元(SLC)或多级单元(MLC)。SLC可存储1位的信息。在这样的存储器单元中，存储器单元可保持或不保持电荷。电荷的存在与否例如在存储有电荷时指示逻辑1，而在未存储电荷时指示逻辑0。与之相比，MLC可通过利用此类存储器单元保持不同电荷量(例如，电荷水平)的能力来存储不止1位的信息。例如，在具有最大俘获电荷数目Q的多级存储器单元中，单元可基于存储介于0与Q之间的颗粒化电荷量而存储不止1位的信息。例如，通过俘获4个电荷水平：0、Q/3、2Q/3、Q中的任何一个，可在1个多级存储器单元中存储2位的信息。
设备与系统可使用诸如闪速存储器等非易失性存储器来存储或检索数据。例如，数码相机可将图像存储至非易失性存储器结构。在另一示例中，诸如MP3播放器的数字媒体播放器可从非易失性存储器读取数字音频文件，并播放该音频文件的内容。诸如移动电话或个人数字助理(PDA)的移动设备可从/向一个或多个非易失性存储器结构读取数据和写入数据。
设备和系统可基于数据段来访问非易失性存储器。数据段可包括固定的数据量，例如，固定数目的字节。设备和系统可发出命令以从非易失性存储器读取和向非易失性存储器写入数据段。数据区可存储一个或多个数据段。非易失性存储器可在非易失性存储器的数据区上执行操作，例如读取操作和编程操作。诸如闪速存储器的非易失性存储器可被分成多个数据区。每个数据区可单个地寻址和访问。数据区可分成单个位或诸如字节等更大的聚集数据单位。
发明内容
本公开包括涉及非易失性存储器的系统和技术。根据所描述的系统和技术的一个方面，一种系统包括包含多级存储器单元的非易失性存储器结构。该系统包括控制器，该控制器配置用于将数据段的第一组连续位的第一部分映射至与多级存储器单元相关联的第一页面，以及将数据段的第一组连续位的第二部分映射至与多级存储器单元相关联的第二页面。第一页面与第一有效度(significance)的位相关联，而第二页面与第二有效度的位相关联。
在一些实现中，控制器配置用于将数据段的第二组连续位的第一部分映射至第一页面，以及将数据段的第二组连续位的第二部分映射至第二页面。在一些实现中，第一组连续位为主机数据的第一区段(sector)，而第二组连续位为主机数据的第二区段。在一些实现中，多级存储器单元为闪存单元。
根据所描述的系统和技术的另一方面，一种方法包括：将数据段的第一组连续位的第一部分映射至与多级存储器单元相关联的第一页面，以及将数据段的第一组连续位的第二部分映射至与多级存储器单元相关联的第二页面。第一页面与第一有效度的位相关联，而第二页面与第二有效度的位相关联。
所描述的系统和技术可实现于电子电路、计算机硬件、固件、软件或其组合(诸如本说明书中公开的结构装置及其结构等价物)之中。这可包括至少一个计算机可读介质，该计算机可读介质体现可操作用于致使一个或多个数据处理装置执行所描述的操作的程序。因此，可由公开的方法、系统或装置来实现程序实现，并且可由公开的系统、计算机可读介质或方法来实现装置实现。类似地，可由公开的系统、计算机可读介质或装置来实现方法实现，并且可由公开的方法、计算机可读介质或装置来实现系统实现。
例如，一种装置可包括存储器接口，该存储器接口配置用于连接至多级存储器单元。该装置可包括耦合至存储器接口的电路。该电路配置用于将数据段的第一组连续位的第一部分映射至与多级存储器单元相关联的第一页面，以及将数据段的第一组连续位的第二部分映射至与多级存储器单元相关联的第二页面。第一页面与第一有效度的位相关联，而第二页面与第二有效度的位相关联。
在附图及以下描述中阐述了一个或多个实现的细节。其他特征、目标和优势可从说明书和附图以及权利要求中显现。
附图说明
图1示出了非易失性存储器结构的布局示例。
图2示出了用于2位存储器单元的4个状态以及相关阈值电压分布的示例。
图3示出了用于多级单元结构的2页面布局的示例。
图4、图5和图6示出了向非易失性存储器中的页面映射数据区段的不同示例，其中数据区段的所有位具有相同的有效度。
图7、图8和图9示出了向非易失性存储器中的页面映射数据区段、从而使数据区段包含混合的不同有效度的位的不同示例。
图10和图11示出了具有可以本文所述的执行一个或多个技术的非易失性存储器的系统的不同示例。
图12示出了用于向非易失性存储器中的页面映射数据区段的过程的示例。
在各个附图中，相似的参考符号指示相似的元件。
具体实施方式
存储器设备可包括存储器单元结构，该存储器单元结构在一种布置中包括多个存储器单元。例如，一些闪速存储器设备可包括以诸如X-Y阵列等布置来组织的闪存单元。图1示出了非易失性存储器结构的布局示例。该非易失性存储器结构100可包括多个存储器单元104，例如，处于X-Y阵列布置中的多级单元(MLC)。存储器单元104可包括配置用于存储信息的电路。在一些实现中，非易失性存储器结构可包括闪速存储器和控制器逻辑，诸如读取逻辑和编程逻辑。该控制器逻辑可使用位线103和字线102来寻址单个单元104。
诸如闪速存储器结构之类的非易失性存储器结构可基于电荷水平而在存储器单元中存储信息。例如，存储器单元104可存储代表多个逻辑状态之一的电荷(或缺失电荷，例如，0电荷)。就MLC而言，一个状态可指示两个或更多个位位置中的两个或更多个位值。例如，可将不同的逻辑状态分配给不同的逻辑值，诸如在二进制中，逻辑00、01、10或11。
在一些实现中，由逻辑11代表擦除状态。如果要在诸如X-Y阵列中的单元之类的闪存单元中存储逻辑11值，则会提高对应位线上的电压并且施加零编程电压，以便不会导致对应字线与对应位线之间的电压差或者至少使之最小化。因此，该单元保持在擦除状态。否则，在对应字线与对应位线之间建立电压差，以将存储器单元编程为非擦除状态。可使用不同的电压来编程不同的状态。例如，控制器可基于要写入单元中的状态而从查找表中选择电压。在一些实现中，字线可关联于控制栅，而位线可关联于浮栅晶体管的漏极和源极。
图2示出了2位存储器单元的4个状态以及相关阈值电压分布的示例。在一些实现中，实际编程的电荷量近似地遵从以期望电荷水平为中心的高斯分布。该分布的方差可通过编程方法和存储器单元的一个或多个物理性质来确定。同样地，存储器单元的阈值电压分布可为高斯分布。该阈值电压分布可称为级分布(level distribution)。在图2描绘的曲线图205上排列着4个状态以及相关阈值电压分布。所述4个级分布分别具有平均值m0、m1、m2和m3，以及标准差σ0、σ1、σ2和σ3。
2位存储器单元可存储对应于4个状态(例如，S0、S1、S2和S3)中之一的信息。图2分别以数据标记分配11、10、00和01描绘了所述4个状态。在一些实现中，2位存储器单元可存储与第一位位置中的信息和第二位位置中的信息相对应的信息。例如，2位存储器单元状态可代表包括最高有效位(MSB)和最低有效位(LSB)的位信息。作为另一示例，3位存储器单元状态可代表包括最高有效位(MSB)、中央有效位(CSB)以及最低有效位(LSB)的位信息。如图2中所描绘，以每个状态(例如，S0、S1、S2和S3)与其相邻状态相差单一位位置的排序来布置状态和相关数据标记分配。图2中所示的这种状态向数据标记分配的特定映射被称为格雷码映射(Graycode mapping)。然而，存在将电荷分布映射至位模式的其他可能性。电荷分布向位模式的映射确定了如何编程数据以及如何从存储器单元读取数据。
该4个状态关联于4个级分布。图中所绘的4个级分布关联于可存储在2位存储器单元中的4个不同的电荷水平。每个级分布可具有其自己的平均值和方差。如图2所描绘，4个电荷水平(例如，水平0、水平1、水平2和水平3)的交点分别限定了3个检测阈值——例如，t1、t2和t3。该3个检测阈值位于两个相邻级分布的曲线相交之处。
向2位存储器单元写入数据可包括使用2位存储器单元的级分布的平均值——例如，m0、m1、m2和m3。例如，如果操作控制器以在存储器单元中存储电荷量水平1，则该控制器可使用第二平均值m1来编程该存储器单元。通过趋近要在存储器单元中存储的电荷量m1(其中m1位于高斯曲线的峰值)，可使错误最小化。在一些实现中，在向存储器单元的写入操作期间需要一个或多个级分布的平均值，来准确趋近将要编程至存储器单元中的电荷量。然而，以期望电荷量精确地来编程MLC常常是困难的。此外，对单元电荷水平的测量可能不同于用以编程单元的值。例如，单元的电荷水平可能在重复读取操作的过程中逐渐退化。
从2位存储器单元读取数据可包括使用2位存储器单元的检测阈值，这是因为无法直接测量存储器单元中所存储的电荷量。在一些实现中，使用统计分析来解译测量的单元电荷水平。在一些实现中，使用检测阈值(例如，t1、t2和t3)来从存储器单元读取数据。例如，在2位存储器单元的读取操作期间，使用一个或多个检测阈值来确定存储器单元中所存储的电荷是处于水平0、水平1、水平2还是水平3。
例如，为了在读取操作期间确定多级存储器单元中所存储的电荷是否处于水平0，可使用第一检测阈值t1的值。基于t1的值，存储器控制器可确定存储器单元中所存储的电荷(潜在地包括存储的0电荷)是否小于t1，以便确定存储的电荷是否处于水平0。类似地，为了确定存储器单元中所存储的电荷是否处于水平1，存储器控制器可确定存储器单元中所存储的电荷是否介于t1和t2之间。
当使用格雷码映射来将状态映射至数据标记分配时，可独立地写入和读出存储器单元的位。具体而言，对于图2描绘的2位存储器单元，可独立于LSB来写入MSB。当存储器控制器接收到MSB时，其可编程存储器单元而无需等待LSB。当存储器控制器接收到要编程至MSB的1时，该控制器在存储器单元中存储对应于状态S0的电荷量水平0。当存储器控制器接收到要编程至MSB的0时，该控制器在存储器单元中存储对应于状态S2的电荷量水平2。
在对MSB编程之后，存储器控制器可编程LSB。当已用1编程了MSB(例如，存储器单元存储对应于状态S0的电荷量水平0)，并且存储器控制器接收到要编程至LSB的1时，存储器单元中的电荷量可保持在水平0。如果存储器控制器接收到要编程至LSB的0，则该存储器控制器将存储器单元中的电荷增加至对应于状态S1的水平1。当已用0编程了MSB(例如，存储器单元存储对应于状态S2的电荷量水平2)并且存储器控制器接收到要编程至LSB的0时，存储器单元中的电荷量可保持在水平2。如果存储器控制器接收到要编程至LSB的1，则该存储器控制器将存储器单元中的电荷增加至对应于状态S3的水平3。
对于图2描绘的2位存储器单元，可独立于LSB读取MSB。为了确定MSB是1还是0，可使用检测阈值t2的值。基于t2的值，存储器控制器可确定MSB是1还是0。读取MSB并不提供关于LSB值的任何信息。同样地，可独立于MSB读取LSB。为了确定LSB是1还是0，使用处于检测阈值t1和t3的值。基于t1和t3的值，存储器控制器可确定LSB是1还是0。读取LSB并不提供关于MSB值的任何信息。
如图2中所示，对于存有数据位10的存储器单元，额定电压为v1。然而，由于干扰和噪声，相比于额定电压v1而言测量的电压可变得更接近v0或v2，而这可造成检测错误。具体而言，如果测量的电压相比于v1更接近v0，则可能错误地读取LSB位；或者如果测量的电压相比于v1更接近v2，则可能错误地读取MSB位。
如果未经补偿，影响单元电荷水平的错误可能对不同位置中的位值造成不均匀的影响。存储器系统可使用一个或多个技术来使系统位错误概率最小化。在一些实现中，存储器系统可使用状态编码技术，该技术使用格雷码，其中相邻状态相差单一位，例如，00、01、10、11。在一些实现中，存储器系统可使用额定阈值，其中任何相邻状态的相交概率(crossing probability)都相等。尽管被编程为代表Si，相交概率是在单元上的读取操作返回相邻状态(例如，Si+1或Si-1)的可能性。
然而，一些用于最小化位错误的总体系统概率的技术对不同数据页面可产生不同的错误概率。诸如闪速存储器设备等非易失性存储器设备，可按照位-页面-块的层次来组织数据。例如，要从NAND存储器设备读取或者要编程至NAND存储器设备中的最小数据单位可为页面，而要从NAND存储器擦除的最小数据单位可为块。在可存储1位的信息的SLC中，数据页面居于来自相同字线的单元中。在可存储不止一个位的信息的MLC中，可将存储于来自相同字线的单元中的数据再分成两个或更多个页面。通常，对于每单元N个位的闪存，将相同字线中的数据分组成N个页面。例如，在每单元2个位的闪存中，将居于来自一个字线的单元中的数据分组成两个页面。在每单元3个位的闪存中，将居于来自一个字线的单元中的数据分组成三个页面。一种闪存设备实现可将具有相同有效度的与两个或更多个单元相关联的位分组至相同页面中。例如，对于每单元2个位，来自字线的单元的最高有效位(MSB)形成第一页面，而来自单元的相同字线的最低有效位(LSB)形成第二页面。对于每单元3个位，来自字线的单元的最高有效位(MSB)形成第一页面，来自单元的相同字线的中央有效位(CSB)形成第二页面，而来自单元的相同字线的最低有效位(LSB)形成第三页面。
图3示出MLC结构的二页面布局的示例。在该示例中，将关联于相同字线310的MLC305分组成两个页面320、325。MLC305分别存储代表状态315的信息。状态315可关联于2位的数据。状态315可指示包括第一位位置中的第一位信息和第二位位置中的第二位信息的信息。例如，状态315可对应于MSB的值和LSB的值。由两个或更多个状态315所指示的MSB值可分组成第一页面325。由两个或更多个状态315所指示的LSB值可分组成第二页面320。在一些实现中，读取的数据包括页面，诸如第一页面325或第二页面320。当使用格雷码来将状态映射至数据位时，可独立地读取或编程存储器设备的每个页面。
对于每单元2个位——其中该单元具有以类似于图3所示页面结构而组织的页面以及类似于图2所示编码的状态编码，LSB页面可具有几乎两倍于MSB页面的错误概率。相邻状态S0和S1具有相同的MSB，但LSB不相同。类似地，相邻状态S2和S3具有相同的MSB，但LSB不相同。与此相反，相邻状态S1和S2具有相同的LSB，但MSB不相同。由于在读取操作期间有比MSB更多的LSB具有不相同的潜在可能性，因此LSB页面可具有几乎两倍于MSB页面的错误概率。
设Pe代表相邻状态相交的概率，例如，S0与S1相交的概率。非相邻状态相交是可能的，然而，该概率可比相邻状态相交低几个数量级。在概率为1/4的S0和概率为1/4的S1二者中，MSB均等于1，而LSB等于0或1。如果是在S0中，由于相邻状态具有MSB等于1，因此从S0到S1的相交不对MSB产生错误。然而，当从S1到S2相交时，MSB位出现错误。因此，可按下式计算MSB错误概率：
P MSB = 1 4 P e + 1 4 P e = 1 2 P e
另一方面，可按下式计算LSB错误概率：
P LSB = 1 4 P e + 1 4 P e + 1 4 P e + 1 4 P e = P e
因此，PLSB＝2PMSB。
非均匀错误分布——例如，PLSB≠PMSB，可在闪速存储系统设计中造成效率低下，在数据可靠性方面尤为如此。从用户角度，页面无论是LSB页面或是MSB页面，就其包含期望数据意义而言都是以相同方式对待。这从设计角度通常是正确的，其中为了便于设计，所应用的纠错码对于设备中的所有数据页面通常都相同。最弱页面(例如，先前示例中的LSB页面)可成为数据可靠性和设备寿命期的瓶颈和主导因素。对于每单元2个位的示例，设备可靠性由PLSB而非PMSB所决定，这是因为PLSB是决定数据可靠性和设备寿命的主导因素。
创建更为均匀的页面错误分布可减轻由一个或多个类型的页面(例如，LSB页面)所导致的瓶颈。例如，可构建存储器系统使得不同类型的数据页面(例如，MSB数据页面和LSB数据页面)经受相同的错误概率。在一些实现中，存储器系统选择关联于相应状态的额定阈值电压，从而使至少两个相邻状态相交概率不相同，并且由此产生的存储器单元中不同有效度位(例如，MSB和LSB)的位错误率在统计上相似或相同。这样可减少不同类型页面的错误分布之间的差异。例如，可选择单元的编程电压来减少单个位位置的位错误率之间的差异。基于此类编程电压，影响单元电荷水平的错误可在存储于不同位置中的位值上具有更为均匀的错误分布。因此在统计上，不管页面(例如，MSB页面或LSB页面)的位有效度如何，存储于物理页面中的数据在位错误率方面表现得相似或相同。更为均匀的错误分布可提高非易失性存储器设备的性能。在提交于2010年7月23目的名为“Non-volatile Memory Devices Having Uniform Error DistributionsAmong Pages”的美国专利申请第12/842,724号中详细描述了用于选择单元编程电压以减少位错误率之间差异的系统和技术，上述申请的全部内容通过引用并入本文。
数据处理设备或主机设备，诸如数字媒体播放器、数码相机、个人数字助理(PDA)、移动电话、计算机或嵌入式设备等，可包括非易失性存储设备。处理设备可从非易失性存储设备读取和/或向非易失性存储设备写入。非易失性存储设备可从主机(例如，数据处理设备)获取数据，并且可将数据存储至非易失性存储器结构中的一个或多个数据区。非易失性存储设备可从非易失性存储器结构中的一个或多个数据区读取数据，并且可向设备(例如，数据处理设备)发送数据。非易失性存储设备可采用页面级或字线级访问技术。在页面级访问中，页面为可向/从非易失性存储器结构写入或读取的最小单位。页面可彼此独立地写入和读取。在字线级访问中，字线为可向/从非易失性存储器结构写入或读取的最小单位。
在一些实现中，处理设备可基于数据段来访问非易失性存储设备。例如，处理设备能够以数据段的形式来对非易失性存储设备发出读取和写入命令。数据段的一个示例为数据区段。数据区段可包括固定量的数据，例如，固定数目的位或字节。在一些实现中，处理设备可将诸如逻辑数据区段等数据写入非易失性存储设备，而该非易失性存储设备可转而将数据写入物理数据区段——例如，存储器单元群组。同样地，处理设备可发出从非易失性存储设备读取数据区段的命令。
多页面存储器结构的页面可为任何尺寸，并可存储任何数目的数据区段和/或数据区段的一部分。在一些实现中，多页面存储器结构的每个页面为数据区段尺寸的倍数。例如，每个页面可存储固定数目的区段，例如，每页面两个区段。然而，页面不必一定为数据区段尺寸的倍数。例如，页面可存储除来自处理设备的数据区段之外的数据，诸如元数据和/或奇偶校验位。
在页面级访问中，非易失性存储设备将信息区段(例如，2个信息区段)加以组合，以便将每个页面写入到非易失性存储器结构。每次从非易失性存储器结构读取数据区段时，读取包含期望数据区段的完整页面。在字线级访问中，非易失性存储设备将信息区段(例如，4个信息区段)加以组合，以便将每个字线写入到非易失性存储器结构。每次从非易失性存储器结构读取数据区段时，读取包含期望数据区段的完整字线。非易失性存储器结构标识出要在其中使用映射技术来读取或写入数据区段的页面或字线。
图4、图5和图6示出数据区段向非易失性存储器中的页面的映射的不同示例，其中数据区段的所有位具有相同的有效度。图4描绘了每单元2个位的设备，其中有4个数据区段，例如，区段1、区段2、区段3和区段4。区段1和区段2映射至字线405的MSB页面，而区段3和区段4映射至字线405的LSB页面。图5描绘了每单元3个位的设备，其中有6个数据区段。区段1和区段2映射至字线505的MSB页面，区段3和区段4映射至字线505的CSB页面，而区段5和区段6映射至字线505的LSB页面。图6描绘了每单元4个位的设备，其中有8个数据区段。区段1和区段2映射至字线605的页面0，区段3和区段4映射至字线605的页面1，区段5和区段6映射至字线605的页面2，而区段7和区段8映射至字线605的页面3。
在图4、图5和图6所描绘的示例中，页面尺寸为区段尺寸的两倍，并且两个区段映射至一个页面。该映射技术导致区段中的所有位具有相同的有效度，这是因为区段的所有位均来自于相同类型的页面。在不同类型页面具有不同错误概率的存储器系统中，来自一种类型页面的区段可能具有与来自不同类型页面的区段不同的错误概率。例如，在每单元2个位的设备中，LSB页面可具有几乎两倍于MSB页面的错误概率。因此，在如图4所示针对每单元2个位的设备的映射技术中，区段3和区段4可各自具有几乎两倍于区段1或区段2的错误概率。
在数据区段的所有位具有相同有效度的每单元3个位的设备中，对于仅具有MSB的区段、仅具有CSB的区段和仅具有LSB的区段，位错误概率分别为：
P S ( MSB ) = 1 4 P e , P S ( CSB ) = 1 2 P e 和 P S ( LSB ) = P e .
因此，PS(LSB)＝2PS(CSB)＝4PS(MSB)。LSB页面可具有几乎两倍于CSB页面的错误概率，以及几乎4倍于MSB页面的错误概率。所以，在如图5所示针对每单元3个位的设备的映射技术中，区段5和区段6可各自具有几乎两倍于区段3或区段4的错误概率，以及几乎4倍于区段1或区段2的错误概率。因此，由LSB页面的位错误概率主导区段的位错误概率。
非均匀区段错误分布——例如，PS(LSB)≠PS(CSB)≠PS(MSB)，可在闪速存储系统设计中造成效率低下，在数据可靠性方面尤为如此。创建更为均匀的区段错误分布可缓和由一个或多个类型的页面(例如，LSB页面)所造成的效率低下。例如，可构建存储器系统使得所有数据区段经受相同的错误概率。在一些实现中，存储器系统将区段映射至非易失性存储器，使得该区段包含混合的不同有效度位，以减少单个数据区段的位错误率之间的差异。在一些实现中，存储器系统将映射区段至非易失性存储器，以使该区段包含混合的不同有效度位的技术与在提交于2010年7月23日的名称为“Non-volatile MemoryDevices Having Uniform Error Distributions Among Pages”的美国专利申请第12/842,724号中所详细描述的用于选择单元编程电压的技术相结合，以减少位错误率之间的差异。
图7、图8和图9示出了将数据区段映射至非易失性存储器中的页面以使数据区段包含混合的不同有效度位的不同示例。图7描绘了每单元2个位的设备，其中有4个数据区段，例如，区段1、区段2、区段3和区段4。对于该示例，一个区段可包括8字节数据，一个页面可包括16字节数据，而一个字线可包括32字节数据。在该示例中，字线的长度是页面长度的倍数，并且页面长度是区段长度的倍数。然而，其他字线长度、页面长度和区段长度亦有可能。例如，一个区段可包括8字节数据，一个页面可包括4字节数据，并且一个字线可包括8字节数据。在这样的情况下，一个字线可存储一个区段的数据，其中该区段划分于字线的两个页面之间。
在图7中，4个数据区段中的每个区段映射至字线705的MSB页面的1/4和LSB页面的1/4。区段可包括一系列连续位。区段的一系列位的一部分映射至MSB页面，而区段的一系列位的另一部分映射至LSB页面。例如，对于包括8字节数据的区段，可将区段的4个字节映射至字线705的LSB页面，并将该区段的其他4个字节映射至字线705的MSB页面。图7示出了平分区段的情况，其中字线705的每个页面存储来自区段的等量数据。然而，其他配置亦有可能，例如，MSB页面可比LSB页面存储更多来自区段的数据，或者反之亦然。图7示出了以线性配置将区段映射至字线705的情况，例如，区段在LSB页面和MSB页面中对准。然而，区段在LSB页面和MSB页面中不对准的其他配置亦有可能。图7中描绘了区段以连续数值顺序映射至字线705。然而，其他配置亦有可能。
举例而言，可通过映射前4个字节至MSB页面和映射其后4个字节至LSB页面，而将区段映射至MSB页面和LSB页面。备选地，可通过将数据位或字节交错至字线705中而将区段映射至MSB页面和LSB页面。例如，将区段的奇数位(例如，位1、3、5、7等)映射至MSB页面，并将区段的偶数位(例如，位2、4、5、8等)映射至LSB页面。作为另一示例，可将区段的奇数字节映射至MSB页面，并将区段的偶数字节映射至LSB页面。用于将区段的位和字节映射至不同有效度页面的其他实现亦有可能。
图8描绘了每单元3个位的设备，其中有6个数据区段。区段的位序列的第一部分映射至MSB页面，区段的位序列的第二部分映射至CSB页面，并且位序列的第三部分映射至LSB页面。在图8中，6个数据区段中的每个区段映射至字线805的MSB页面的1/6、CSB页面的1/6和LSB页面的1/6。对于该示例，一个区段可包括24字节数据，一个页面可包括48字节数据，而一个字线可包括144字节数据。可将区段的8个字节映射至字线805的MSB页面，可将该区段的8个字节映射至字线805的CSB页面，并可将该区段的8个字节映射至字线805的LSB页面。图8示出了平分区段的情况，其中字线805的每个页面存储来自区段的等量数据。然而，其他配置亦有可能，例如，3个页面中之一可比其他两个页面存储更多来自区段的数据。图8示出了以线性配置将区段映射至字线805的情况，例如，区段在MSB页面、CSB页面和LSB页面中对准。然而，区段在MSB、CSB和LSB页面中不对准的其他配置亦有可能。图8中描绘了区段以连续数值顺序映射至字线805。然而，其他配置亦有可能。
举例而言，可通过映射前8个字节至MSB页面、映射再一8个字节至CSB页面以及映射又一8个字节至LSB页面而将区段映射至MSB页面、CSB页面和LSB页面。备选地，可通过将数据的位或字节交错至字线805中而将区段映射至MSB页面和LSB页面。例如，可将区段的位每隔两个映射至一个页面。作为另一示例，可将区段的字节每隔两个映射至一个页面。其他用于将区段的位映射至不同有效度页面的实现亦有可能。
图9描绘了每单元4个位的设备，其中有8个数据区段。该8个数据区段映射至包括4个不同有效度页面的字线905。例如，页面0可为MSB页面，页面1可为C1SB页面，页面2可为C2SB页面，并且页面3可为LSB页面。MSB页面的位的有效度不同于C1SB页面、C2SB页面和LSB页面的位。C1SB页面的位的有效度不同于C2SB页面和LSB页面的位。C2SB页面的位的有效度不同于LSB页面的位。一般地，与一个页面相关联的位的有效度不同于与其他页面相关联的位。
在图9中，可将区段的位序列的第一部分映射至4页面字线的一个页面，以及将区段的位序列的第二部分映射至该4页面字线的另一不同有效度的页面。例如，区段1、区段3、区段5和区段7各自映射至字线905的页面0的1/4和页面3的1/4。区段2、区段4、区段6和区段8各自映射至字线905的页面1的1/4和页面2的1/4。其他配置亦有可能，例如，将区段映射至字线905的每个页面的1/8，从而使区段包括来自字线中每个页面的位，并因此包括所有有效度的位。一般地，一个区段可具有不同有效度的位的任何组合。
对于图9所示的映射，可将8字节区段的4个字节映射至一个页面，并将该8字节区段的其他4个字节映射至不同有效度的另一页面。例如，将区段1的4个字节映射至字线905的页面0，并将区段1的其他4个字节映射至字线905的页面3。因此，区段1可包括MSB和LSB。将区段2的4个字节映射至字线905的页面1，并将区段2的其他4个字节映射至字线905的页面2。因此，区段2可包括C1SB和C2SB。区段3至区段8以类似的方式映射。然而，其他配置亦有可能。例如，可将区段1映射至字线905的页面1和页面2，并可将区段2映射至字线905的页面0和页面3。作为另一示例，可将区段1映射至页面0和页面1，并可将区段2映射至页面2和页面3。
图9示出了在字线905的两个页面之间平分一个区段。然而，其他配置亦有可能，例如，页面0可比页面3存储更多来自区段的数据，或者反之亦然。图9示出了以线性配置将区段映射至字线905的情况，例如，区段在页面0和页面3中对准。然而，区段在跨两个页面不对准的其他配置亦有可能。图9中描绘了区段按顺序并根据奇数区段和偶数区段而映射至字线705。然而，其他配置亦有可能。例如，可将区段1、区段2、区段3和区段4映射至字线905的页面0和页面3，同时可将区段5、区段6、区段7和区段8映射至字线905的页面1和页面2。
举例而言，可通过映射前8个字节至第一页面并映射其后8个字节至第二页面而将区段映射于两个页面之间。备选地，可通过在字线905的两个页面之间交错数据的位或字节而将区段映射于两个页面之间。例如，将区段的奇数位——例如，位1、3、5、7等——映射至第一页面，以及将该区段的偶数位——例如，位2、4、5、8等——映射至第二页面。作为另一示例，可将区段的奇数字节映射至第一页面，以及将该区段的偶数字节映射至第二页面。用于将区段的位和字节映射至不同有效度页面的其他实现亦有可能。
在数据区段包含混合的不同有效度位的每单元3个位的设备中，一个区段可具有α部分的来自MSB页面的位、β部分的来自CSB页面的位以及1一α-β部分的来自LSB页面的位。可按下式计算数据区段的位错误概率：
P S = α · P MSB + β · P CSB + ( 1 - α - β ) · P LSB = α 4 P e + β 2 P e + ( 1 - α - β ) P e = ( 1 - 3 α 4 - β 2 ) P e .
在图8所示的数据区段向每单元3个位的设备中的页面的映射中，数据区段具有来自MSB页面、CSB页面和LSB页面的相等数目的位，以创建更为均匀的区段错误分布。由于每单元3个位的设备具有3种不同类型的页面，因此数据区段可具有1/3来自MSB页面的位、1/3来自CSB页面的位以及1/3来自LSB页面的位。可按下式计算每单元3个位的设备的数据区段的位错误概率：
P S = ( 1 - 3 α 4 - β 2 ) P e = ( 1 - 3 4 · 1 3 - 1 2 · 1 3 ) P e = 7 12 P e .
因此，将数据区段映射至页面从而使数据区段包含混合的不同有效度位可在区段之间创建均匀的错误分布。
图10示出了具有可执行本文所述技术的一个或多个非易失性存储器的系统的示例。系统可包括具有嵌入式或可移除式非易失性存储器的数据处理设备或主机设备。数据处理设备，诸如数字媒体播放器、数码相机、个人数字助理(PDA)、移动电话、计算机或嵌入式设备等，可包含下列各项中的一个或多个：可包括一个或多个闪速存储器结构的非易失性存储设备1015、处理设备1005以及一个或多个输入/输出(I/O)1020通道和连接——诸如视频/音频/图像输入、文本输入、定位输入或视频/音频/图像输出。在一些实现中，处理设备1005可包括一个或多个处理器或专用处理逻辑。在一些实现中，处理设备1005可包括存储指令的存储器，该指令用于操作处理器使其与非易失性存储设备1015进行交互。
处理设备1005可从非易失性存储设备1015读取和/或向非易失性存储设备1015写入。例如，可将从I/O1020接收到的数据存储于非易失性存储设备1015上。在另一示例中，可将来自从非易失性存储设备1015检索的文件的内容数字化再现为I/O1020上的输出。在一些实现中，可移除单元可包含非易失性存储器设备1015。
非易失性存储设备1015可包括处理器电子器件。在一些实现中，非易失性存储设备1015包括控制器，该控制器与一个或多个闪速存储器结构通信地耦合。非易失性存储设备1015实施方式的各种示例包括单一集成电路管芯上的实现、单一芯片封装内的多个管芯上的实现以及设备封装中相应芯片内多个管芯上的实现。在一些实现中，非易失性存储设备1015包括闪存控制器和闪存设备，例如，闪速存储器集成电路。闪速存储器集成电路可称为闪存芯片。
非易失性存储设备可使用一个或多个技术来将数据区段映射至字线的页面以使该数据区段包含混合的有效度位。在一些实现中，非易失性存储设备在将数据存储于非易失性存储器结构中之前，对数据进行编码。对数据进行编码可包括使用纠错码(ECC)。在一些实现中，对数据进行编码包括使用检错校验和。存储器系统可用于编码数据区段和将数据区段映射至非易失性存储器结构的技术的各种示例包括位交错编码调制(BICM)、块编码调制(BCM)以及格码调制(TCM)。然而，亦可使用本领域技术人员所熟知的其他合适的编码技术来编码和解码数据。
图11示出了具有可执行一个或多个本文所述技术的非易失性存储器的系统的另一示例。主机1105可经由闪存控制器1115访问闪存设备1120。主机1105可经由主机-控制器接口与闪存控制器1115通信。主机1105可包括处理系统。闪存控制器1115可确定在区段之间提供均匀错误分布的数据区段至页面的映射。闪存控制器1115可对一个或多个区段的数据进行编码以形成码字，并将该码字映射至页面。闪存控制器1115可经由控制器-闪存接口将码字发送至闪存设备1120。闪存设备1120可执行编程操作以将码字写入至闪速存储器1145。
闪存控制器1115可包括编码器/解码器1150以及映射器/解映射器1170。编码器/解码器1150可编码一个或多个区段的数据以形成可写入闪速存储器1145的码字，以及解码码字以形成可由主机1105读取的数据。编码器/解码器1150可将多个数据区段组合起来，以及将来自多个区段的数据编码在一起来形成码字。例如，编码器/解码器1150接收4个区段的数据，并例如通过对数据添加奇偶校验而形成码字来对该4个区段的数据进行编码。一个码字可包含不止一个数据区段。在一些实现中，可将数据区段分布于两个或更多个码字之间。例如，一个码字可包含两个数据区段以及第三数据区段的一部分，而另一码字可包含该第三数据区段的其余部分以及两个其他数据区段。码字的尺寸可由编码器/解码器1150基于用以生成码字的编码技术来确定。
映射器/解映射器1170可使用存储器映射来布置多个码字以将其写入闪速存储器1145的字线。映射器/解映射器1170可标识具有主机1105所请求的数据区段的字线，并且可使用存储器映射来从该字线提取所请求的区段。
闪存设备1120可包括读取逻辑1135、编程逻辑1140和闪速存储器1145。读取逻辑1135可测量闪速存储器1145中一个或多个单元的电荷水平，以及解译电荷测量数据。在一些实现中，读取逻辑1135可基于一个或多个与相应目标电压值相关联的检测阈值来解译电荷测量数据。编程逻辑1140可基于目标电压值来写入闪速存储器1145中的单元。
图12示出了将数据区段映射至非易失性存储器中页面的过程的示例。该过程可由控制器执行。在1205，控制器接收要存储在非易失性存储器结构中的数据区段。在一些实现中，控制器可一次接收多个数据区段以存储在非易失性存储器结构中。区段包括固定量的数据，例如，固定数目的位或字节。该区段可以是从处理设备接收到的逻辑数据区段。
在1210，控制器编码一个或多个数据区段以生成码字。可编码该数据区段以使数据不受信道噪声之害。在一些实现中，对数据的编码可包括使用纠错码。在一些实现中，对数据的编码可包括使用检错校验和。可使用BCH码、LDPC码、RS码或任何其他合适的纠错码或此类码的组合来编码数据。
在1212，控制器将数据区段写入非易失性存储器结构。为了写入数据区段，控制器可将数据区段映射至非易失性存储器结构中的数据区。例如，控制器将数据区段映射至字线，将数据区段映射至字线的两个或更多个页面，以及将区段映射至页面的存储器单元。基于映射，控制器将数据区段放置在非易失性存储器结构的数据区中。现在将要描述将数据区段写入非易失性存储器结构的操作。
在1215，控制器将数据区段(例如，码字)映射至非易失性存储器结构的字线。在一些实现中，字线是用于读取或编程非易失性存储器结构中的数据的最小数据单位。字线包括不同有效度的位。字线可存储一个或多个码字。可将来自相同字线的存储器单元中所存储的数据分成两个或更多个页面。
在1220，控制器将数据区段映射至字线的两个或更多个页面。字线的页面包括与两个或更多个存储器单元相关联的位，其中这些页面位具有相同的有效度。在1225，控制器将数据区段映射至与字线的页面相关联的存储器单元。控制器可将数据区段映射至形成页面的一部分或形成整个页面的存储器单元。控制器能够以线性、非线性或其他配置来将数据区段映射至页面。在一些实现中，控制器将数据区段映射至字线的所有页面的一部分，以使区段包括所有有效度的位。在一些实现中，控制器将数据区段映射至字线的两个或更多个页面的一部分，而非所有页面的一部分，以使区段包括不同有效度的位而非所有有效度的位。
在1230，控制器基于映射配置，将数据区段放置在字线中。控制器可通过将数据写入字线的存储器单元而将数据区段放置在字线中。控制器可通过影响存储器单元的电荷而将数据写入存储器单元。影响存储器单元的电荷可包括使用编程电压来提高单元的电荷水平。在一些情况下，影响存储器单元的电荷可包括使用取值为0的编程电压来维持单元的擦除状态，例如，向该单元添加0电荷。在一些情况下，影响存储器单元的电荷可包括使用取值为负的编程电压。
以上已对一些实施方式进行了详细描述，并且多种修改是可能的。公开的主题，包括本说明书中所描述的功能性操作，可在电子电路、计算机硬件、固件、软件或其组合中实现，诸如本说明书中所公开的结构装置及其结构等价物，潜在地包括可操作用以致使一个或多个数据处理装置执行所描述的操作的程序(诸如编码于计算机可读介质中的程序，该计算机可读介质可为存储器设备、存储设备、机器可读存储衬底，或者其他物理介质、机器可读介质或它们中一个或多个的组合)。
术语“数据处理装置”涵盖所有用于处理数据的装置、设备和机器，举例而言，包括可编程处理器、计算机或者多个处理器或计算机。除硬件之外，装置可包括为所讨论的计算机程序创造执行环境的代码，例如，构成处理器固件、协议栈、数据库管理系统、操作系统或它们中一个或多个的组合的代码。
程序(亦称计算机程序、软件、软件应用、脚本或代码)可使用包括编译语言或解释语言或者声明语言或过程语言的任何形式的编程语言来编写，并且其能够以任何形式部署，包括作为独立程序或作为模块、组件、子例程或其他适于在计算机环境中使用的单元等。程序并不一定对应于文件系统中的文件。可将程序存储在保存有其他程序或数据的文件的一部分之中(例如，存储于标记语言文档中的一个或多个脚本)，存储在专用于所讨论程序的单一文件中，或者存储在多个协同文件中(例如，存储一个或多个模块、子程序或代码的几个部分的文件)。可部署程序以使其在一个计算机上或者在位于一个地点或分布于多个地点并由通信网络互连的多个计算机上执行。
虽然本说明书包含许多细节，但不应将此类细节解释为对可以请求保护的范围的限制，而是应解释为对可特定于具体实施方式的特征的描述。在本说明书中，在单独实施方式背景下描述的一些特征还可在单一实施方式中以组合的形式实现。相反地，在单一实施方式背景下描述的各个特征还可单独地或以任何合适的子组合在多个实施方式中实现。此外，尽管以上可能将特征描述为以某些组合发挥作用，甚至最初请求如此，但一个或多个来自请求的组合的特征亦可在一些情况下从组合中切离，并且请求的组合可针对子组合或子组合的变体。
类似地，虽然附图中以特定顺序描绘操作，但不应将此理解为要求以所示特定顺序或以相继次序执行此类操作或者需执行所有图示的操作才能实现期望的结果。在某些情况下，多任务作业和并行处理可能是有利的。此外，在以上描述的实施方式中各个系统组件的分离不应被理解为在所有实施方式中均需要此类分离。
其他实施方式属于以下权利要求的范围内。

Claims (19)

1.一种用于映射数据段的装置，包括：
存储器接口，配置用于与多个多级存储器单元相连接；以及
与所述存储器接口耦合的电路，所述电路配置用于：
将数据段的第一组连续位的第一部分映射至与所述多个多级存储器单元相关联的第一页面；以及
将所述数据段的所述第一组连续位的第二部分映射至与所述多个多级存储器单元相关联的第二页面，
其中所述数据段的所述第一组连续位为主机数据的第一区段，所述第一页面与第一有效度的位相关联，而所述第二页面与第二有效度的位相关联，其中所述数据段的所述第一组连续位的所述第一部和所述第二部分不重叠。
2.根据权利要求1所述的装置，其中所述多个多级存储器单元为闪存单元。
3.根据权利要求1所述的装置，其中所述电路还配置用于：
将所述数据段的第二组连续位的第一部分映射至所述第一页面；以及
将所述数据段的所述第二组连续位的第二部分映射至所述第二页面，
其中所述数据段的所述第二组连续位为主机数据的第二区段。
4.根据权利要求3所述的装置，其中所述电路还配置用于：
将第三组连续位的第一部分映射至与所述多个多级存储器单元相关联的第三页面；以及
将所述第三组连续位的第二部分映射至第四页面，
其中所述数据段的第三组连续位为主机数据的第三区段，所述第一页面与最高有效位相关联，所述第二页面与最低有效位相关联，所述第三页面与第一中心有效度的位相关联，以及所述第四页面与第二中心有效度的位相关联。
5.根据权利要求1所述的装置，其中：
所述第一页面和所述第二页面形成字线；以及
所述电路配置用于将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分放置到所述第一页面和所述第二页面，从而将所述数据段交错至所述字线中。
6.根据权利要求1所述的装置，其中所述电路配置用于将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分映射至所述多个多级存储器单元的同一组多级存储器单元的所述第一页面和所述第二页面。
7.一种用于映射数据段的系统，包括：
非易失性存储器结构，具有多个多级存储器单元；
处理设备；以及
控制器，配置用于：
将数据段的第一组连续位的第一部分映射至与所述多个多级存储器单元相关联的第一页面；以及
将所述数据段的所述第一组连续位的第二部分映射至与所述多个多级存储器单元相关联的第二页面，
其中所述数据段的所述第一组连续位为主机数据的第一区段，所述第一页面与第一有效度的位相关联，而所述第二页面与第二有效度的位相关联，其中所述数据段的所述第一组连续位的所述第一部和所述第二部分不重叠。
8.根据权利要求7所述的系统，其中所述控制器还配置用于：
将所述数据段的第二组连续位的第一部分映射至所述第一页面；以及
将所述数据段的所述第二组连续位的第二部分映射至所述第二页面。
9.根据权利要求8所述的系统，其中所述处理设备配置用于经由所述控制器将所述数据段写入所述非易失性存储器结构，并且所述第二组连续位为主机数据的第二区段。
10.根据权利要求7所述的系统，还包括：
闪速存储器集成电路，包括所述非易失性存储器结构，其中所述闪速存储器集成电路包括所述控制器的至少一部分。
11.根据权利要求8所述的系统，其中所述控制器还配置用于：
将所述第一组连续位的第三部分映射至与所述多个多级存储器单元相关联的第三页面；以及
将所述第二组连续位的第三部分映射至所述第三页面，
其中所述第三页面与第三有效度的位相关联。
12.根据权利要求7所述的系统，其中：
所述第一页面和所述第二页面形成字线；并且
所述控制器配置用于将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分放置到所述第一页面和所述第二页面，从而将所述数据段交错至所述字线中。
13.根据权利要求7所述的系统，其中所述控制器配置用于将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分映射至所述多个多级存储器单元的同一组多级存储器单元的所述第一页面和所述第二页面二者。
14.一种用于映射数据段的方法，包括：
将数据段的第一组连续位的第一部分映射至与多个多级存储器单元相关联的第一页面；以及
将所述数据段的所述第一组连续位的第二部分映射至与所述多个多级存储器单元相关联的第二页面，
其中所述数据段的所述第一组连续位为主机数据的第一区段，所述第一页面与第一有效度的位相关联，而所述第二页面与第二有效度的位相关联，其中所述数据段的所述第一组连续位的所述第一部和所述第二部分不重叠。
15.根据权利要求14所述的方法，还包括：
将所述数据段的第二组连续位的第一部分映射至所述第一页面；以及
将所述数据段的所述第二组连续位的第二部分映射至所述第二页面。
16.根据权利要求15所述的方法，还包括：
将所述第一组连续位的第三部分映射至与所述多个多级存储器单元相关联的第三页面；以及
将所述第二组连续位的第三部分映射至所述第三页面，
其中所述第三页面与第三有效度的位相关联。
17.根据权利要求14所述的方法，其中所述第一页面和所述第二页面形成字线，并且所述方法还包括将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分放置到所述第一页面和所述第二页面，从而将所述数据段交错至所述字线中。
18.根据权利要求14所述的方法，还包括：
将所述第一组连续位的所述第一部分和所述第一组连续位的所述第二部分映射至所述多个多级存储器单元的同一组多级存储器单元的所述第一页面和所述第二页面二者。
19.根据权利要求14所述的方法，还包括：
使用纠错码来编码所述数据段。
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