TWI394167B - 對於記憶體的錯誤校正 - Google Patents

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Description

對於記憶體的錯誤校正
本公開的實施例可一般地涉及包括非易失性記憶體的存儲設備。
存儲設備包括半導體、電腦中的積體電路或其他電子設備。有多種類型，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、非易失性記憶體和閃速記憶體。
閃速存儲設備可以採用單晶體管存儲單元，所述單晶體管存儲單元允許高存儲密度、高可靠性和低功耗。閃速存儲設備製成兩種形式：NOR快閃記憶體和NAND快閃記憶體。NAND快閃記憶體能夠為單級單元(single-level cell，SLC)或多級單元(MLC)。存儲設備能夠進一步分類成易失性和非易失性兩個寬的領域。易失性存儲設備需要功率來保持資料，而非易失性記憶體能夠在沒有電源時保持資料。非易失性記憶體的一個示例是閃速記憶體，該閃速記憶體將資訊存儲在半導體結構上而無需功率來保持晶片上的資訊。由於其允許在每一存儲單元中存儲兩位元或更多位資訊，MLC非易失性記憶體允許獲得更高密度記憶體。存儲設備能夠編組成塊，所述塊分成頁，所述頁具有更小的命名為磁區的段。每一磁區包括資訊位元-位元的數量由存儲設備的密度決定。存儲設備可能還包括錯誤校正碼以校正資料錯誤。能夠在美國專利申請公開第2005/ 0172207號和第2005/0268203號中找到存儲設備的錯誤校正示例，這兩個專利申請被轉讓給現在的受讓人並引入作為參考。
在本案中，一種記憶體描述其包括多個存儲單元，其存儲用於一頁以及至少一其他頁的資料，所述資料頁與用於和所述資料頁相關的校正及檢測錯誤中的至少一個的許多資料相聯繫，所述用於和所述資料頁相關的校正及檢測錯誤中的至少一個的許多資料不同於用於和所述其他資料頁相關的校正及檢測錯誤中的至少一個的許多資料。
現有公開描述了結構和方法以補償多級單元記憶體中檢測速率的不同水準。通過更大量的錯誤校正資料的應用，較易出錯頁或處於危險頁易受更強的錯誤校正。塊管理資訊移至較不易出錯頁。因此，根據頁之間的比較錯誤率，錯誤校正碼能夠潛在地變得更有效率。
部分公開實施例提供方法用於存儲設備中的錯誤分析。錯誤分析能夠包括檢測和分析，以及它們的組合。其他實施例提供帶有錯誤校正的結構、裝置和/或系統。在一個實施例中，錯誤校正資料存儲在存儲區中，該存儲區與錯誤校正資料所涉及的特定資料頁相關。然而，在能夠存儲多於一位元資料的多級單元中，不同位元可能不具有相同的錯誤出現可能性。因此，用於較易出錯位的錯誤校正資料的單元數量能夠增加，用於較不易出錯位錯誤校正的單 元數量減少。
圖1為根據本發明的各種實施例的存儲系統100的簡化方塊圖。在各種實施例中，存儲系統100包括具有非易失性存儲單元104陣列的積體電路102、位址電路106、查找表(look up table)108和輸入/輸出(I/O)電路110。存儲單元104可以為浮柵存儲單元。由於存儲單元104的區塊可以在快閃記憶體操作中同時擦除，存儲單元104還可以認為是閃速記憶體。在一個實施例中，存儲單元104為多級存儲單元。多級存儲單元每單元存儲多於一位元的資料。
存儲控制器114包括處理器116。處理器116連接至控制線112，控制線112通過積體電路102與存儲陣列104聯繫。對存儲陣列104的訪問包括由經過控制線112的定址來鏈結的一個或多個目標的或指定的存儲單元。當處理器116建立對包含在存儲陣列104中的一個或多個存儲單元的訪問時，資料可寫入存儲單元或從存儲單元讀出。當處理器116發出與讀出請求相關的分配請求時，這一操作可包括訪問資料的多行或多頁，以允許對包含在存儲陣列104中的相關資料進行識別。
查找表108能夠將邏輯位址譯成物理位址，使得壞的單元或字能夠被更改位址，同時存儲陣列將存儲確定量的資料。在一個實施例中，查找表在控制器114中。
圖2為根據本發明的各種實施例，示出NAND閃速記憶體200中的存儲單元陣列的組織架構的示意圖。記憶體200構造成包括多個塊，例如塊202，這些塊可代表與存儲陣列 104類似的陣列中的一部分記憶體。塊由多個頁組成。記憶體200還包括資料寄存器204、高速緩衝寄存器206、資料區208、備用區210、I/O埠212和平面214。通過資料寄存器204和高速緩衝寄存器206逐位元組地將資料移入和移出NAND閃速記憶體200。高速緩衝寄存器206能夠最接近於I/O控制電路-諸如圖1所示的I/O電路110，並作為I/O資料的資料緩衝器，而資料寄存器204能夠最接近于諸如存儲陣列104的存儲陣列，並作為用於NAND閃速存儲陣列操作的資料暫存器。在某個實施例中，在以頁為基礎的操作中編程和讀出NAND閃速記憶體，同時在以塊為基礎的操作中擦除NAND閃速記憶體。在某個實施例中，在頁讀取和寫入操作中，資料寄存器204和高速緩衝寄存器206綁在一起並作為單個寄存器。在某個實施例中，在快取記憶體操作中，資料寄存器204和高速緩衝寄存器206獨立操作以增加資料吞吐量。
圖2所示的NAND閃速記憶體包括頁的塊202。每個塊202通常由16、32或64個頁組成。在一個實施例中，NAND快閃記憶體塊為128KB。塊擦除設定所有位為"1"(所有位元組為FFh)。需要編程以將被擦除位從"1"改變至"0"。能夠被編程的最小實體是頁。在各種實施例中，每頁可包括資料區208中的512位元組(256字)以及備用區210中的附加16位元組(8字)。在各種實施例中，每頁可包括資料區208中的2048位元組(1024字)以及備用區210中的64位元組(32字)。備用區210可存儲用於擦除塊管理功能、標記在製造 過程期間的無效塊的位元，可存儲用於引用與多個全頁塊相關的部分頁高速緩衝入口的邏輯位址資訊，或存儲錯誤校正資料。圖2的示例示出了具有位0至位7位(或總計8位)範圍的I/O埠212，但這可以相對於上述頁的大小而如所述地改變。在各種實施例中，資料區208和備用區210的資料長度定義為"頁"。備用區210所具有的存儲單元明顯少於資料區208。在一個實施例中，備用區208具有64位元組而資料區具有兩千位元組資料區。用另一方式表述，備用區為資料區容量的大約百分之三(3.125%)。每一行存儲單元的資料區能夠分成四個磁區而備用區包括四個專用錯誤校正資料段，每一資料段針對每一資料磁區。據此，資料區中每512位元組磁區在備用區中能夠高達16位元組。
在多級單元NAND閃速記憶體的各種實施例中，在同一時間編程整個頁。在一個實施例中，一頁，也就是第一頁的第一位，在一連串單元中編程。其後，第二頁，也就是第二頁的第二位，在相同串的單元中編程。結果，多級單元操作能夠包括兩個編程多級單元的通路。與轉移資訊的讀取或寫入操作相關的分配請求在頁的基礎上發生(例如，每次528位元組，與NOR快閃記憶體中執行的位元組或字的基礎相對。)此外，擦除操作在區的基礎上發生。操作中，在各種實施例的頁讀取操作期間，528位元組的頁從記憶體轉移至資料寄存器204。頁寫入操作中，528位元組的頁寫入資料寄存器204，然後編程至存儲陣列104，諸如在組成資料區208的空間中。同樣地，塊擦除操作 中，在單個操作中擦除一組連續的頁。
圖3為根據本發明的各種實施例的非易失性閃速存儲陣列300的示意圖。非易失性記憶體的一個示例是NAND閃速記憶體。存儲陣列300示出塊中的位線(BL1、BL2-BLn )數量決定頁的大小。存儲晶片的容量由分配至每一位線的串的數量決定，即塊的數量決定存儲晶片的容量。存儲陣列300包括排列在序列串(series string)320中的浮柵存儲單元321-326的陣列。每一浮柵存儲單元將存儲表示用於多級單元應用的多個位的能。在序列串中，浮柵存儲單元321-326的每一個連接汲極至源極，使得第一浮柵存儲單元321的汲極通過第一汲極選擇閘極(drain select gate)327連接至第一位線BL1。第一汲極選擇閘極327的狀態由汲極選擇閘極控制線SG(D)319控制。序列串320的排列包括通過第一源極選擇閘極328連接至第一位線BL1並由源極選擇閘極控制線SG(S)329控制的最後浮柵存儲單元326。類似的排列出現在第二序列串330和最後序列串340，使得最後序列串340可以確定陣列的存儲密度。同樣地，類似的元件以類似的方式標記。第二序列串330包括浮柵存儲單元331-336的陣列並由汲極選擇閘極控制線SG(D)319控制，該浮柵存儲單元陣列連接汲極至源極並具有通過第二汲極選擇閘極337連接至第二位線BL2的第一汲極存儲單元331。第二序列串330的最後存儲單元336通過第二源極選擇閘極338連接至第二位線BL2，並由源極選擇閘極控制線SG(S)329控制。
跨越多個序列串320、330和340的字線(WL0-WL31)可耦連至給定行中的每一浮柵存儲單元的控制柵以控制它們的操作。例如，第一字線WL0 350耦連至位線BL0、BL1和BLn 的每個第一浮柵存儲單元321、331和341。每一位線BL1-BLn 最終耦連至讀出放大器(未示出)，讀出放大器檢測每一單元的狀態。操作中，WL0-WL31可選擇將序列串320、330和340中的個別浮柵存儲單元寫入或讀出，並在通過(pass through)模式中對每一序列串320、330和340中的剩餘浮柵存儲單元進行操作。
利用每單元的一位元或每單元的多位元，能夠編程每一浮柵存儲單元。單級單元(SLC)允許編程每單元的一位元。多級(MLC)允許編程每單元的多位元。在一個實施例中，每一通路編程一位，因此，對多級單元編程能夠具有與能夠被編程的位數相等數量的編程通路。每一浮柵存儲單元的閾值電壓(Vt )決定單元中存儲的資料。例如，每單元一位元的結構中，1 V的Vt 可能顯示被編程的單元而-1 V的Vt 可能顯示被擦除的單元。多級單元具有多於兩個的Vt 值，每一Vt 值顯示不同狀態。然而，Vt 值是能夠表示存儲在多級單元的資料的值分佈或值範圍的中心。在一個實施例中，這一分佈可以為Vt 周圍+/-0.1 V。多級浮柵存儲單元通過將位元組合分配給存儲在單元上的特定電壓範圍來利用傳統快閃記憶體單元的類比特性。根據分配給單元的電壓範圍的數量，這一技術允許每單元存儲兩位元或更多位元。在某個實施例中，可將具有近似200毫伏(mv)寬度 的四個不同的電壓Vt 分佈分配給浮柵存儲單元。在各種實施例中，0.3 V至0.5 V的分隔(separation)也在每一Vt 分佈之間分配。Vt 分佈之間的分隔區可減少多個Vt 分佈不重疊的機會，該機會能夠導致邏輯錯誤和/或資料錯誤。
通過將BL降至0 V可完成對所選WL中的所選浮柵存儲單元進行編程。這將導致在通道上形成勢能，WL將引起浮柵存儲單元編程。隨著施加更高的編程脈衝，Vt 將增加。在每個編程脈衝之間，執行驗證階段，在驗證階段所選WL降至0 V，未選WL降至5 V並且檢測所選WL的狀態。如果浮柵存儲單元包含足以阻止0 V的設備在WL上傳導的Vt 值，它被認為被編程，否則它被認為仍在被擦除同時編程脈衝高度增加0.5 V並再次施加到所選WL。重複這一過程直至檢測到所有所選WL被編程。
圖4為根據本發明的各種實施例，示出圖3的多級單元陣列的閾值電壓分佈的圖。X軸404表示從最低閾值406至中間閾值408、410至最高閾值412的閾值電壓(Vt )。在某個實施例中，從在相關WL上首先執行最高閾值412開始，以閾值電壓減少的順序進行編程，而最低閾值406表示擦除狀態時。由於當擦除時多層單元的兩位元均為"1"，擦除狀態或最低閾值406顯示邏輯"11"。應當注意，替選地，一些存儲設備可以用每位元上的邏輯"0"來顯示擦除狀態。在一個實施例中，最高閾值412為第一編程閾值。WL上電壓最高的這些位置先於所有較低多級分佈被編程，這將減少干擾機會，該干擾以計畫在較低Vt 分佈處被編程的相同 WL上的其他單元為條件。在一個實施例中，根據本發明的一個實施例，首先編程要用具有最高閾值412的位來進行編程的頁上所有單元。其次可編程次最高閾值410，其次是次最低閾值408，然後是最低閾值406。利用連續編程和驗證脈衝可完成這些編程操作，其中在每一增加的編程脈衝之間施加兩個不同電平(即2 V用於"01"，1.3 V用於"00")的驗證脈衝。當試圖填充資料塊時，可以對頁的每一磁區中的每一資料位元重複這一步驟。
在編程操作的另一實施例中，塊中的位都被擦除至最低狀態，例如，如圖4所示的狀態406"11"。執行編程操作以將最高有效位(the most significant bit)所在的單元移位元，即高頁(upper page)位被移位至圖4的零-狀態408和410。現在最低有效位(the least significant bit)，即低頁(lower page)位能夠編程至適當的單元中。此處如果高頁位元保持為"1"，狀態從最低狀態406改變至最高狀態412，或者如果高頁位元為"0"，狀態從狀態408改變至410。在驗證操作之後，這些編程操作由指向適當單元的一連串充電脈衝執行。
在一個實施例中，存儲在多級單元中的資料不是逐單元地順序地讀取。替代地，行中的單元利用表示資料頁的數位佈局讀出。也就是說，單元行中的最高有效位元表示資料頁，單元行中的最低有效位元表示不同的資料頁。如果多級單元存儲多於兩位元，則中間數位佈局將表示它們自己的資料頁。再次參見圖4，並假定順序單元如所示存儲 閾值，則最高有效位頁(高頁)為0110並且最低有效位頁(低頁)為0011。
在這個示例中，最高有效位(高)頁比最低有效位(低)頁更可能出錯。高頁位在閾值406和408之間轉換狀態。高頁位還在閾值410和412之間轉換狀態。低頁僅在閾值408和410之間轉換狀態。結果，在高頁中出錯的可能性為兩倍。如果施加到更有可能的錯誤上的錯誤校正的數量增加，錯誤校正將會更有效。
圖5為能夠存儲在多級存儲單元記憶體的行中的資料結構500的方塊圖。在一個示例中，資料結構500為圖2所示的資料區208的一行。資料結構500示出了用於最高有效位(MSB)頁(尾碼A)的每一個以及最低有效位(LSB)頁(尾碼B)的每一個的記憶存儲區502A、502B和備用區504A、504B。記憶存儲區502A和502B將存儲用於應用的資料。該資料可以為處理資料或讀取資料，諸如來自處理器例如圖1的處理器116的圖像傳感資料。存儲區502A和502B包括多個磁區SEC0 、SEC1 、SEC2 、SEC3 ，這些磁區各自包括多個存儲位元的存儲單元。儘管示出四個磁區，應當理解可以使用其他偶數數量的磁區。個別多級存儲單元的存儲能級表示最高有效位元(MSB)和最低有效位(LSB)。應當認識到，本描述可擴展至大於兩位的數量。然而，為描述和理解的簡易，本描述討論了兩位多級記憶體。磁區在存儲區中為連續的。磁區SEC0 、SEC1 、SEC2 、SEC3 由每一磁區中相同數量的單元形成。因此，每一磁區包括用於資 料電平最高有效位元和最低有效位元的相同數量的存儲單元和位元。通常，磁區為行中的記憶存儲單元的數量的偶數分割。磁區的示例性長度為512千位元組。
備用區504A和504B附加於各自的記憶存儲區502A和502B並為與記憶體相關的所謂輔助功能提供記憶存儲。備用區504A和504B能夠位於行的開始，即"0"位置，或行的最後"N"位置。一些輔助功能包括錯誤校正和塊管理。在一個實施例中，備用區504A和504B小於資料存儲區502A和502B。在一個實施例中，對應高頁的備用區504A和504B偶數地分成四個段5050 、5051 、5052 、5053 。這些段可以每個具有相同數量的位，同時總計在高頁上的備用區中使用全部可獲得位元。MSB頁包括各自對應MSB頁上的磁區SEC0 、SEC1 、SEC2 、SEC3 的錯誤校正資料ECC0 、ECC1 、EEC3 、EEC4 。所示的低(LSB)頁包括多於四個的段5060 、5061 、5062 、5063 和508。LSB頁包括段5060 、5061 、5062 、5063 的每段中的錯誤校正資料，這些段對應於LSB頁上的各自的磁區SEC0 、SEC1 、SEC2 、SEC3 。如圖5所示，用於MSB頁的段505的每段的存儲單元數量大於用於LSB頁的段506和508的每段的存儲單元數量。據此，錯誤校正資料段5050 、5051 、5052 、5053 包括多於錯誤校正碼段5060 、5061 、5062 、5063 的位。在一些實施例中，這是基於最高有效位頁比最低有效位頁更可能出錯的測定。MSB頁包括比用於LSB能級的相應錯誤校正資料ECC0 、ECC1 、EEC3 、EEC4 更多的用於在錯誤校正資料 ECC0 、ECC1 、EEC3 、EEC4 中錯誤校正的位元組。
用於LSB頁的備用區504B還包括塊管理資料段508。相反，MSB頁錯誤校正將其備用區的整體僅用於實施例中的錯誤校正。段508能夠存儲記憶體管理資料，諸如擦除塊管理資料、耗損平衡(wear-leveling)資料和/或邏輯-物理區塊映射資料。
在一個示例中，備用區中存儲陣列的每行具有64位元組。對於多級存儲單元，最高有效位元頁和最低有效位元頁在存儲陣列的每行中存儲。對於被確定最可能有錯誤機會的頁，它的備用區整個用於錯誤校正。對應其他頁的備用區包括錯誤校正資料和塊管理資料。在行的備用區的每個存在64位元組的情況下，備用區中的資料能夠如下設定。設定最易出錯頁具有四個磁區。則這一頁包括用於四個磁區中每一個的16位元組錯誤校正資料，總共64位元組。最不易出錯頁還在其備用區存儲塊管理資料，因此它不能反映最易出錯頁的佈局。設定數量的位元組用於塊管理。剩餘位元組除以磁區數量。在本案中，用於兩頁的塊管理能夠設定為16位元組並存儲在較不易出錯頁的備用區，留下48位元組的剩餘用於較不易出錯頁的錯誤校正。因此，四個磁區的每一個與備用區中的12位元組錯誤校正資料相聯繫。正如從本描述所理解到的，通過將塊管理資料僅存儲在更不易出錯頁中，附加的錯誤校正資料能夠存儲用於較易出錯頁。這可以增加存儲在多級記憶體中資料的可靠性和錯誤校正的至少一個。
備用區能夠進一步設定使得諸如校驗資料的用於一頁的一些錯誤校正資料存儲在相鄰頁。例如，較不易出錯頁存儲用於其自身和它的相鄰較易出錯頁的錯誤校正資料。將同時讀取兩頁以獲取用於較易出錯頁的錯誤校正資料，諸如錯誤校正碼。在所述示例中，較易出錯頁包括每磁區16位元組錯誤校正資料、諸如校驗資料，而較不易出錯頁具有每磁區12位元組錯誤校正資料。如果快閃記憶體失敗機制的分析導致確信這種分配不合適，例如，在較不易出錯頁上的48位元組的部分能夠用於較易出錯頁錯誤校正資料。較易出錯頁上的每磁區能夠，如示例，分配每磁區18位元組錯誤校正，利用備用區中與較不易出錯頁對應的位元組的一部分提供給段的一個，並准許較不易出錯頁留下每磁區10位元組用於它的錯誤校正資料。
可以依照各種錯誤校正碼對存儲在備用區的ECC中的錯誤校正資料編碼，這些錯誤校正代碼還能夠認為是"校驗位元組"。一個示例是裏德-所羅門(Reed-Solomon)碼資訊。另一示例是BCH碼資訊。其他錯誤校正資料類型包括但不局限於漢明(Hamming)碼、裏德-馬勒(Reed-Muller)碼和前向錯誤校正碼。
圖6為設定用於非易失性記憶體的錯誤校正排列的方法流程圖，600。在602，做出關於存儲在多級存儲單元的單行中的資料的每一頁中錯誤出現的可能性測定。這能夠至少部分的基於分配至各自閾值電壓範圍的位元組合。位元組合可能要求最高有效位元狀態改變多於最低有效位元。 圖4示出了這種位元組合的一個示例。在另一實施方式中，最低有效位元可以改變值多於最高有效位。一旦較不易出錯頁確定，則標記較不易出錯頁以存儲塊管理資料，604。在606，設定用於每頁的錯誤校正資料大小。較易出錯頁的備用區能夠完全用於錯誤校正資料。較不易出錯頁的備用區同樣包括錯誤校正資料但分配用於錯誤校正的位元的數量少於較易出錯頁。較不易出錯頁的備用區保留設定數量的位，例如，在備用區的最後，用於塊管理資料，608。然後剩餘的備用區用於較不易出錯頁的錯誤校正。
圖7為非易失性記憶體的編程方法流程圖，700。接收要被存儲的資料，702。編程操作期間，能夠成為控制器114或處理器116的一部分的ECC單元，在將要被存儲在磁區中的接收資料的基礎上計算ECC資料，702。格式化或編譯包括錯誤校正資料的資料可寫塊，706。在較易出錯頁的備用區僅寫入錯誤校正資料。較不易出錯頁的備用區寫入錯誤校正資料和管理資料。然後與將實際資料寫入資料區一起，將用於每資料頁的ECC資料寫入相應的備用區，708。在出於任一目的而作為參考併入的申請系列號第11/698,456號、第11/698,455號和第11/672,076號中，描述了編譯用於寫入非易失性記憶體的資料的示例。
圖8為從多級記憶體讀取資料的方法流程圖，800。在802，從多級記憶體讀取資料。讀取的資料包括多層單元行中存儲的塊管理資料、錯誤校正資料和資料的頁。分隔高頁和低頁，804。對每一低頁和高頁讀取錯誤校正資 料，對每一頁該錯誤校正資料將具有不同數量的位。較易出錯頁將具有更大數量的錯誤校正位元。在808，塊管理資料與較不易出錯頁的錯誤校正資料相分隔。當讀出資料時，同時讀出ECC資料，據此，施加錯誤校正操作以校驗資料是否正確，810。因此，用ECC演算法校正資料錯誤並基於頁之間的相對錯誤可能性對每頁施加不同錯誤校正強度是可能的。能夠被校正的錯誤數量取決於所使用的演算法的校正強度。能夠在硬體或軟體中實現ECC演算法。簡單Hamming碼提供最容易的硬體實現。然而，它們只能校正一位元錯誤。Hamming通常要求每磁區13位元。裏德-所羅門碼能夠提供更強錯誤校正能力。裏德-所羅門要求每磁區18位元的位元數以執行錯誤校正。BCH碼能夠提供具有比裏德-所羅門碼效率改善的錯誤校正。BCH要求13位元的位元數以執行錯誤校正。
圖9為根據本發明的各種實施例的系統900的方塊圖。系統900包括一個或多個裝置，該裝置可類似于或於圖1中的存儲系統100的裝置。系統900，在一些實施例中，包括耦連至顯示器的處理器916和/或無線收發器920。包括在裝置900中並包含多個存儲單元的存儲系統100還可以以可操作的方式耦連至處理器916。
在各種實施例中，系統900包括具有鏡頭924的照相機922和耦連至處理器916的圖像平面926。圖像平面926接收由鏡頭924捕捉的光線928。系統900的諸多變化是可能的。例如，在各種實施例中，系統900包括音頻和/或視頻 媒體播放器930，該音頻和/或視頻媒體播放器930耦連至處理器916並包括一組媒體重放控制器932。在各種實施例中，系統900包括資訊機934、DRAM設備936和非易失性閃速存儲設備940，所有這些設備耦連至處理器916。
存儲陣列、頁塊、頁和磁區的尺寸可以如存儲設備所定義地變化。進一步地，備用區的可獲得位元組也依據特定的存儲設備改變。據此，現有公開不局限於記憶體的特定尺寸，除非這樣要求。
現有公開描述了結構和方法以補償多級單元記憶體中檢測速率的不同水準。通過更大量的錯誤校正資料的應用，較易出錯頁或處於危險頁易受更強的錯誤校正。塊管理資訊移至較不易出錯頁。因此，根據頁之間的比較錯誤率，錯誤校正碼能夠潛在地變得更有效率。
儘管這裏已經說明和描述了特定實施例，本領域普通技術人員將認識到，被計算以實現相同目的的任何排列可代替所示的特定實施例。該申請意圖覆蓋本主題的改編或變化。應當理解，上述描述意圖是說明性的，而不是限制性的。在審閱上述描述後，對本領域技術人員，上述實施例的結合以及其他實施例將是明顯的。應根據所附權利要求及其等同技術方案的整個範圍來確定本主題的範圍。
在上述描述中所述的示例提供足夠的細節以使本領域技術人員能夠實踐發明主題，並用於說明發明主題如何施加至各種目的或實施例。本公開中的"某個"、"一個"或"各種"實施例的引用並不需要為相同實施例，這種引用可預期多 於一個實施例。可利用其他實施例，同時可做出結構的、邏輯的和電子的改變而不背離本公開的範圍。
如果事實上公開了多於一個實施例，術語"發明"可以僅是為方便起見而單獨或組合地引用發明主題的這些實施例，而非意在自發將該申請的範圍限制為任何單個發明或發明概念。因此，儘管此處已經說明和描述了特定實施例，被計算用以實現相同目的的任何排列可代替所示的特定實施例。本公開意圖覆蓋各種實施例的任何和全部改編或變化。
遵照37 C.F.R.§1.72(b)提供本公開的摘要，37 C.F.R.§1.72(b)要求允許讀者快速確定技術公開性質的摘要。帶著對它將不用於解釋或限制權利要求的範圍或意義的理解提交摘要。此外，在之前的詳細描述中，能夠看出為把本公開連成一體而在單個實施例中集合的各種特徵。不解釋本公開的方法以要求多於在每一權利要求中直接引述的特徵。而是，可以在少於單個公開的實施例的全部特徵中找到發明主題。因此，以下權利要求將據此併入詳細描述，隨著依賴於其自身的每一權利要求作為單獨實施例。
100‧‧‧存儲系統
102‧‧‧積體電路
104‧‧‧存儲單元
106‧‧‧位址電路
108‧‧‧查找表
110‧‧‧I/O電路
112‧‧‧控制線
114‧‧‧存儲控制器
116‧‧‧處理器
200‧‧‧記憶體
202‧‧‧塊
204‧‧‧資料寄存器
206‧‧‧高速緩衝寄存器
208‧‧‧資料區
210‧‧‧備用區
212‧‧‧I/O埠
214‧‧‧平面
300‧‧‧非易失性閃速存儲陣列
305‧‧‧BL1
310‧‧‧BL2
315‧‧‧BLn
319‧‧‧SG(D)
320‧‧‧序列串
329‧‧‧SL
330‧‧‧第二序列串
340‧‧‧最後序列串
350‧‧‧WL0
321-326‧‧‧浮柵存儲單元
327‧‧‧第一汲極選擇閘極
328‧‧‧第一源極選擇閘極
331-336‧‧‧浮柵存儲單元
337‧‧‧第二汲極選擇閘極
338‧‧‧第二源極選擇閘極
404‧‧‧X軸
406‧‧‧最低閾值
408‧‧‧中間閾值
410‧‧‧中間閾值
412‧‧‧最高閾值
500‧‧‧資料結構
502A-502B‧‧‧記憶存儲區
504A-504B‧‧‧備用區
505‧‧‧段
506‧‧‧段
508‧‧‧段
600‧‧‧流程圖
602‧‧‧確定較不容易出錯業
604‧‧‧標識頁以儲存塊管理資訊
606‧‧‧設定頁中的ECC大小
608‧‧‧設定塊管理大小
700‧‧‧流程圖
702‧‧‧接受數據
704‧‧‧計算ECC
706‧‧‧編譯用於量兩頁的帶有ECC的可寫資訊塊
708‧‧‧儲存資訊
800‧‧‧流程圖
802‧‧‧從多級記憶體讀取資料
804‧‧‧分隔高頁和低頁
805‧‧‧讀取用於每一高頁和低頁的ECC
806‧‧‧分隔塊管理數據
808‧‧‧執行ECC
900‧‧‧系統
916‧‧‧處理器
918‧‧‧顯示器
920‧‧‧無線收發器
922‧‧‧照相機
924‧‧‧鏡頭
926‧‧‧圖像平面
930‧‧‧音頻/視頻
932‧‧‧輔助鍵盤控制
934‧‧‧數據機
936‧‧‧DRAM
940‧‧‧閃存
圖1為根據本發明的各種實施例的存儲系統的方塊圖。
圖2為根據本發明的各種實施例，示出NAND閃速記憶體中的存儲單元的陣列結構的方塊圖。
圖3為根據本發明的各種實施例的NAND閃速存儲陣列的示意圖。
圖4為根據本發明的各種實施例，示出圖3的多級單元陣列的閾值電壓分佈的圖。
圖5為根據本發明的各種實施例的非易失性記憶體中的示例資料的方塊圖。
圖6為根據本發明的各種實施例的非易失性記憶體中確定錯誤校正的方法的流程圖。
圖7為根據本發明的各種實施例的非易失性記憶體中存儲錯誤校正的方法的流程圖。
圖8為根據本發明的各種實施例的非易失性記憶體中讀出錯誤校正的方法的流程圖。
圖9為根據本發明的各種實施例的系統的方塊圖。

Claims (24)

  1. 一種記憶體，包括：多個存儲單元，其存儲用於一頁以及至少一其他頁的資料，所述資料頁與用於和所述資料頁相關的校正及檢測錯誤中的至少一個的許多資料相聯繫，所述用於和所述資料頁相關的校正及檢測錯誤中的至少一個的許多資料不同於用於和所述其他資料頁相關的校正及檢測錯誤中的至少一個的許多資料，其中用於和所述資料頁相關的校正及檢測錯誤中的至少一個的所述許多資料多於用於和所述其他資料頁相關的校正及檢測錯誤中的至少一個的所述許多資料，及所述其他頁包括許多記憶體管理資料，所述許多記憶體管理資料不同於所述資料頁的許多記憶體管理資料。
  2. 如請求項1所述的記憶體，其中用於和所述資料頁相關的校正及檢測錯誤中的至少一個的所述許多資料和所述頁所包括的所述許多記憶體管理資料的組合等於用於和所述其他資料頁相關的校正和檢測錯誤中的至少一個的所述許多資料和所述其他頁所包括的所述許多記憶體管理資料的組合。
  3. 如請求項1所述的記憶體，其中所述資料頁沒有記憶體管理資料。
  4. 如請求項1所述的記憶體，其中所述資料頁包括錯誤校正資料，所述錯誤校正資料由裏德-所羅門錯誤校正碼、Bose-Chudry-Hocquehen錯誤校正碼和校驗和中的至少一 個組成。
  5. 一種記憶體，包括：一控制電路；和一多級單元行，所述多級單元行以可操作的方式耦連至所述控制電路，所述多級單元存儲至少第一頁和第二頁，所述第一頁與第一錯誤校正碼相聯繫，所述第二頁與不同於所述第一錯誤校正碼的第二錯誤校正碼相聯繫，其中所述第一錯誤校正碼與所述第二錯誤校正碼相比要求數量較多的位元用於錯誤校正，及所述第二頁與所述第一頁相比包括數量較多的記憶體管理存儲位元位置。
  6. 如請求項5所述的記憶體，其中所述第一頁和所述第二頁包括相同數量的存儲單元分配給資料存儲。
  7. 如請求項5所述的記憶體，其中所述多級單元行包括固定數量的單元，所述固定數量的單元對於所述第一頁和所述第二頁的每一頁包括相等數量的存儲位置，並且對於所述第一頁和所述第二頁的每一頁包括相等數量的備用區存儲位置用於錯誤校正碼和塊管理。
  8. 如請求項7所述的記憶體，其中所述第一頁的所述備用區存儲位置沒有塊管理資料。
  9. 如請求項5所述的記憶體，其中所述第一錯誤校正碼由裏德-所羅門錯誤校正碼、Bose-Chudry-Hocquehen錯誤校正碼和校驗和中的至少一個組成。
  10. 一種非易失記憶體，包括： 一輸入/輸出電路；和一可定址多級單元陣列，所述可定址多級單元陣列以可操作的方式耦連至所述輸入/輸出電路，所述多級單元矩陣包括至少存儲最高有效位元頁和最低有效位元頁的多級單元行，所述最高有效位頁與所述最低有效位頁相比包括較高的錯誤率，所述最高有效位頁與所述最低有效位頁相比包括數量較多的錯誤校正位元，其中所述多級單元行包括記憶存儲區和管理區，及其中所述管理區中的單元包括最低有效位元位置中的塊管理資料。
  11. 如請求項10所述的記憶體，其中所述管理區中的所述單元中的所述最高有效位僅包括用於所述最高有效位元頁的錯誤校正位元。
  12. 如請求項11所述的記憶體，其中所述管理區中的所述單元中的所述最低有效位包括用於所述最低有效位元頁的錯誤校正位元。
  13. 如請求項12所述的記憶體，其中所述最高有效位頁包括用於所述最高有效位頁和最低有效位元頁的錯誤校正的資料。
  14. 一種記憶體，包括：一輸入/輸出電路；一可定址的多級單元陣列，其以可操作的方式耦連至所述輸入/輸出電路，所述多級單元矩陣包括多級單元行以至少存儲最高有效位元頁和最低有效位頁，所述最高有效位頁包括不同於所述最低有效位元頁的錯誤率； 其中所述最高有效位頁和最低有效位頁中的一頁包括較低的錯誤率；和其中所述較低錯誤率頁存儲用於所述較低錯誤率頁和另一頁的錯誤校正資料。
  15. 如請求項14所述的記憶體，其中所述最高有效位頁和最低有效位頁中的所述另一頁僅包括用於所述另一頁的錯誤校正資料。
  16. 如請求項15所述的記憶體，其中所述一頁包括用於所述最高有效位頁和所述最低有效位頁的擦除塊管理資料。
  17. 如請求項16所述的記憶體，其中用於所述較低錯誤頁的所述錯誤校正資料與用於所述較高錯誤頁的所述錯誤校正資料相比包括較少的位元。
  18. 如請求項17所述的記憶體，其中用於所述較低錯誤頁的所述錯誤校正資料包括四組的12位元組，其中用於所述較高錯誤頁的所述錯誤校正資料包括四組的多於12位元組。
  19. 如請求項18所述的記憶體，其中所述較低錯誤頁包括四個磁區。
  20. 一種在一記憶體中錯誤校正的方法，包括：對於一多級存儲單元行的第一頁計算第一錯誤校正資料；對於所述多級存儲單元行的第二頁計算第二錯誤校正資料；和在所述多級存儲單元行中存儲資料，包括存儲所述第 一錯誤校正資料於第一頁中和存儲所述第二錯誤校正資料於第二頁中，其中所述第一頁及第二頁之其中一者包括比相關於另一者的塊管理資料多的塊管理資料。
  21. 如權利要求20所述的方法，其中計算所述第一錯誤校正資料包括計算第一數量的錯誤校正位元，其中計算所述第二錯誤校正資料包括計算與所述第一數量的錯誤校正位元不同的第二數量的錯誤校正位元。
  22. 如權利要求21所述的方法，其中所述第一數量的錯誤校正位元等於備用區的存儲容量。
  23. 如權利要求22所述的方法，其中存儲資料包括在所述多級存儲單元行的所述第二頁中存儲第二錯誤校正資料和塊管理資料。
  24. 如權利要求20所述的方法，其中存儲資料包括在所述多級存儲單元行的所述第一頁中存儲第一錯誤校正資料和塊管理資料。
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