CN103325772A - 晶圆结构、芯片结构以及堆迭型芯片结构 - Google Patents
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Abstract
一种晶圆结构、芯片结构以及堆迭型芯片结构。晶圆结构包括一半导体基底、多个穿硅导孔、多个测试接垫及多条重配置导电迹线。半导体基底具有一主动表面、一背表面及多条将半导体基底分隔成多个芯片单元的切割道。穿硅导孔位于芯片单元内且贯穿半导体基底，并使半导体基底的主动表面与背表面相互电性连接。每一穿硅导孔的一第一端与一第二端分别位于半导体基底的主动表面与背表面。测试接垫配置于半导体基底的背表面上且位于切割道内。重配置导电迹线配置于半导体基底的背表面上。重配置导电迹线分别从芯片单元延伸至切割道内，且分别连接穿硅导孔的第二端与测试接垫。
Description
技术领域
本发明是有关于一种半导体结构，且特别是有关于一种晶圆结构、芯片结构以及堆迭型芯片结构。
背景技术
近年来，因应电子产品轻薄短小及多功能的需求，集成电路芯片（integratedcircuit chip,IC chip）必须在尺寸缩小的同时亦具备高集成密度。为达到此种需求，3D垂直堆迭结构因应而生。其中，穿硅导孔（Through Silicon Via，TSV）式芯片，因其电性传输路径缩短，又能解决打线方式在空间配置及间距上的限制，更成为近期大家着力研发的技术。
集成电路芯片的电性测试在半导体工艺（semiconductor process）的各阶段中都是相当重要的。每一个IC芯片在晶圆（wafer）与封装（package）型态都必须接受测试以确保其电性功能（electrical function）。
穿硅导孔式晶圆或芯片一般是将测试接垫设置于芯片范围内，并以测试装置（例如：探针卡式测试装置）接触各芯片范围内的测试接垫，或以探针卡上的探针直接接触晶圆上的穿硅导孔或外部连接端子（例如：凸块），以利用探针探测晶圆上的各个芯片，从而引出芯片的电性信号，并将此芯片电性信号资料送往测试装置作分析与判断。如此一来，可在封装步骤之前，事先滤除电性与功能不良的芯片，以避免不良品使封装良率降低及封装制造成本提高。
然而，将测试接垫设置于芯片范围内会缩小穿硅导孔及线路可布设的空间，对于高积体密度的需求并不利。再者，在测试探针直接接触凸块或穿硅导孔以对芯片进行测试的过程中，由于测试探针会重复地接触凸块，因此测试后的凸块或穿硅导孔会被测试探针损伤，严重时某些损伤的凸块或穿硅导孔将无法提供良好的电性可靠度。若欲解决此问题，则通常需要额外的重工（reworking）步骤，如此一来，则相对增加产品的制作成本。此外，由于目前的芯片范围内的穿硅导孔的分布密度较高，且穿硅导孔彼此间的间距很小，因此目前一般常用的探针卡的探针间距没有办法做到那么小来对应配置。也就是说，目前常用的探针卡的探针间距与穿硅导孔彼此间的间距无法匹配。
发明内容
本发明提供一种晶圆结构，其具有多个位于切割道内的测试接垫，可使探针藉由接触测试接垫来测试凸块的电性状态。
本发明提供一种芯片结构，其具有较大的布线空间。
本发明提供一种堆迭型芯片结构，具有较佳的电性品质。
本发明提出一种晶圆结构，其包括一半导体基底、多个穿硅导孔、多个测试接垫以及多条重配置导电迹线。半导体基底具有一主动表面与一相对于主动表面的背表面以及多条将半导体基底分隔成多个芯片单元的切割道。穿硅导孔位于芯片单元内，且贯穿半导体基底，并使半导体基底的主动表面与背表面相互电性连接。其中，每一穿硅导孔的一第一端位于主动表面，而每一穿硅导孔的一第二端位于背表面。测试接垫配置于半导体基底的背表面上，且位于切割道内。重配置导电迹线配置于半导体基底的背表面上，其中重配置导电迹线分别从芯片单元延伸至切割道内，且重配置导电迹线分别连接穿硅导孔的第二端与测试接垫。
本发明还提出一种芯片结构，其包括一半导体基底、多个穿硅导孔、多个外部连接端子以及多条重配置导电迹线。半导体基底具有一主动表面以及一相对于主动表面的背表面。穿硅导孔分别贯穿半导体基底，并使半导体基底的主动表面与背表面相互电性连接。其中，每一穿硅导孔的一第一端位于主动表面，而每一穿硅导孔的一第二端位于背表面。外部连接端子配置于半导体基底的主动表面上，并分别电性连接穿硅导孔的第一端。重配置导电迹线配置于半导体基底的背表面上，其中重配置导电迹线分别从穿硅导孔的第二端延伸至半导体基底的边缘。
本发明更提出一种堆迭型芯片结构，其包括上述的多个芯片结构，其中芯片结构彼此垂直堆迭在一起，且一芯片结构的外部连接端子与另一芯片结构的穿硅导孔的第二端电性连接。
基于上述，由于本发明的外部连接端子可依序透过穿硅导孔以及重配置导电迹线与测试接垫电性连接，因此可透过探针与测试接垫直接接触来测试芯片单元的电性功能。如此一来，可有效避免现有探针直接施压接触外部连接端子或穿硅导孔而破坏外部连接端子或穿硅导孔，进而造成后续接合不良的问题。换言之，本发明的设计可有效提升整体晶圆结构的结构可靠度以及外部连接端子的电性可靠度。再者，由于本发明是将测试接垫设置于切割道内，因此此设计不会占用晶圆结构的芯片单元范围内的可布设穿硅导孔及布线的面积。此外，由于芯片单元范围内的穿硅导孔的分布密度较高，且穿硅导孔彼此间的间距很小，因此目前一般常用的探针卡的探针间距没有办法做到那么小来对应配置。然而，本发明是将测试接垫设置于切割道内，因此可将测试接垫彼此间的间距加大，而使得现行使用的探针卡仍可应用于具有穿硅导孔的晶圆结构的测试。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为本发明的一实施例的一种晶圆结构的局部剖面示意图。
图1B为图1A的晶圆结构的局部仰视示意图。
图1C为本发明的另一实施例的一种晶圆结构的局部仰视示意图。
图2A为本发明的一实施例的一种芯片结构的仰视示意图。
图2B为图2A的芯片结构的剖面示意图。
图3为本发明的一实施例的一种堆迭型芯片结构的剖面示意图。
【主要元件符号说明】
100a、100b：晶圆结构
110、210、310a、310b：半导体基底
112、212：主动表面
114、214：背表面
120、220、320a、320b：穿硅导孔
122、222：第一端
124、224、322：第二端
130、230、330a、330b：接垫
140、240、340a、340b：外部连接端子
150a、150b：测试接垫
160、260、360a、360b：重配置导电迹线
200、300a、300b：芯片结构
300：堆迭型芯片结构
C：芯片单元
L：切割道
N：探针
具体实施方式
图1A为本发明的一实施例的一种晶圆结构的局部剖面示意图。图1B为图1A的晶圆结构的局部仰视示意图。请同时参考图1A与图1B，在本实施例中，晶圆结构100a包括一半导体基底110、多个穿硅导孔（Through Silicon Via，TSV）120、多个测试接垫150a以及多条重配置导电迹线160。
详细来说，半导体基底110具有一主动表面112与一相对于主动表面112的背表面114以及多条将半导体基底110分隔成多个芯片单元C的切割道L，其中半导体基底110的材质例如是硅。穿硅导孔120位于芯片单元C内，且贯穿半导体基底110，并使半导体基底110的主动表面112与背表面114相互电性连接，其中每一穿硅导孔120的一第一端122位于半导体基底110的主动表面112，而每一穿硅导孔120相对于第一端122的一第二端124位于半导体基底110的背表面114。测试接垫150a配置于半导体基底110的背表面114上，且位于切割道L内，其中测试接垫150a呈矩阵排列，且测试接垫150a的形状例如是正方形，但并不以此为限。更具体来说，测试接垫150a的位置可对应设置于芯片单元C四周的切割道L内，或仅位于芯片单元C的相对两侧边的切割道L内。重配置导电迹线160配置于半导体基底110的背表面114上，其中重配置导电迹线160分别从芯片单元C延伸至切割道L内，且重配置导电迹线160分别连接穿硅导孔120的第二端124与相应的测试接垫150a。于此，重配置导电迹线160的一端可完全覆盖穿硅导孔120的第二端124。
此外，本实施例的晶圆结构100a可更包括多个外部连接端子140。外部连接端子140分别配置于半导体基底110的主动表面112上，且外部连接端子140分别电性连接穿硅导孔120的第一端122。于此，外部连接端子140的种类选自锡球、电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，其中等凸块的材料选自下列群组：铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。另外，本实施例的晶圆结构100a可更包括多个接垫130，其中接垫130配置于半导体基底110的主动表面112上且位于芯片单元C内，而接垫130分别覆盖穿硅导孔120的第一端122，外部连接端子140则分别配置于接垫130上。
在本实施例中，由于外部连接端子140可依序透过接垫130、穿硅导孔120以及重配置导电迹线160与测试接垫150a电性连接，因此可透过一探针N与测试接垫150a直接接触，来测试芯片单元C的电性功能。如此一来，可有效避免现有探针直接施压接触外部连接端子或穿硅导孔而破坏外部连接端子或穿硅导孔，进而造成后续接合不良的问题。换言之，本实施例的设计可有效提升整体晶圆结构100a的结构可靠度以及外部连接端子140的电性可靠度。再者，由于本实施例是将测试接垫150a设置于切割道L内，因此此设计不会占用晶圆结构100a的各芯片单元C范围内的可布设穿硅导孔120及布线的面积。此外，由于芯片单元C范围内的穿硅导孔120的分布密度较高，且穿硅导孔120彼此间的间距很小，因此目前一般常用的探针卡的探针（如图1A中的探针N）间距没有办法做到那么小来对应配置。然而，本实施例是将测试接垫150a设置于切割道L内，因此可将测试接垫150a彼此间的间距加大，而使得现行使用的探针卡仍可应用于具有穿硅导孔120的晶圆结构100a的测试。另外，由于测试接垫150a是设置于切割道L上，因此可在进行一切割作业而形成多个芯片结构200（请参考图2A）时，一并将测试接垫150a移除，而无须再额外增加移除测试接垫150a的工艺步骤。
值得一提的是，本发明并不限定测试接垫150a的结构型态及其配置方式。
图1C为本发明的另一实施例的一种晶圆结构的局部仰视示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图1C，本实施例的晶圆结构100b与前述实施例的晶圆结构100a主要的差异是在于：位于切割道L内的测试接垫150b是呈交错排列，且测试接垫150b的形状例如是长方形，但并不以此为限。
当以探针N测试晶圆结构100b的芯片单元C的电性功能后，即可透过刀具（未绘示）沿着切割道L对晶圆结构100a（或晶圆结构100b）进行切割作业而分割成多个芯片结构200（请参考图2A）。
图2A为本发明的一实施例的一种芯片结构的仰视示意图。图2B为图2A的芯片结构的剖面示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请同时参考图2A与图2B，在本实施例中，芯片结构200包括一半导体基底210、多个穿硅导孔220、多个外部连接端子240以及多条重配置导电迹线260。
详细来说，半导体基底210具有一主动表面212以及一相对于主动表面212的背表面214。穿硅导孔220贯穿半导体基底210，并使半导体基底210的主动表面212与背表面214相互电性连接，其中每一穿硅导孔220的一第一端222位于半导体基底210的主动表面212，而每一穿硅导孔220相对于第一端222的一第二端224位于半导体基底210的背表面214。外部连接端子240配置于半导体基底210的主动表面212上，并分别电性连接穿硅导孔220的第一端222。于此，外部连接端子240的种类选自锡球、电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，其中凸块的材料选自下列群组：铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。重配置导电迹线260配置于半导体基底210的背表面214上，其中重配置导电迹线260分别从穿硅导孔220的第二端224延伸至半导体基底210的边缘。此外，本实施例的芯片结构200可更包括多个接垫230，其中接垫230配置于半导体基底210的主动表面212上，且接垫230分别覆盖穿硅导孔220的第一端222，而外部连接端子240分别配置于接垫230上。
由于本实施例的测试接垫150a是设置于切割道L内，因此在进行切割作业而分割成芯片结构200时，这些测试接垫150a就同时被移除，因此芯片结构200可布线的范围内并不会被测试接垫150a所占据。如此一来，可有效利用芯片结构200可布线的面积来布设穿硅导孔120与线路。
图3为本发明的一实施例的一种堆迭型芯片结构的剖面示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图3，本实施例是将多个芯片结构300a、300b垂直堆迭，其中芯片结构300a、300b与图2的芯片结构200实质上相同。
如图3所示，于堆迭型芯片结构300中，芯片结构300b垂直堆迭于芯片结构300a上，且芯片结构300b的外部连接端子340b与芯片结构300a的穿硅导孔320a的第二端322电性连接。芯片结构300b的外部连接端子340b也可与芯片结构300a的重配置导电迹线360a电性连接，因此更可作错位式堆迭型芯片结构。其中，芯片结构300b的外部连接端子340b可依序透过接垫330b、穿硅导孔320b与重配置导电迹线360b电性连接，而芯片结构300a的外部连接端子340a可依序透过接垫330a、穿硅导孔320a与重配置导电迹线360a电性连接。如此一来，堆迭型芯片结构300可透过位于半导体基底310a、310b内的穿硅导孔320a、320b来电性导通上下两芯片结构300a、300a，缩短电性传输距离，可具有较佳的电性可靠度。
综上所述，由于本发明的外部连接端子可依序透过穿硅导孔以及重配置导电迹线与测试接垫电性连接，因此可透过探针与测试接垫直接接触来测试芯片单元的电性功能。如此一来，可有效避免现有探针直接施压接触外部连接端子或穿硅导孔而破坏外部连接端子或穿硅导孔，进而造成后续接合不良的问题。换言之，本发明的设计可提升整体晶圆结构的结构可靠度以及外部连接端子的电性可靠度。再者，由于本发明是将测试接垫设置于切割道内，因此此设计不会占用晶圆结构的芯片单元范围内的可布设穿硅导孔及布线的面积，且测试接垫可在进行切割作业而形成多个芯片结构时一并移除，而无须再额外增加移除测试接垫的工艺步骤。此外，由于芯片单元范围内的穿硅导孔的分布密度较高，且穿硅导孔彼此间的间距很小，因此目前一般常用的探针卡的探针间距没有办法做到那么小来对应配置。然而，本发明是将测试接垫设置于切割道内，因此可将测试接垫彼此间的间距加大，而使得现行使用的探针卡仍可应用于具有穿硅导孔的晶圆结构的测试。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
Claims (10)
1.一种晶圆结构，包括：
一半导体基底，具有一主动表面与一相对于该主动表面的背表面以及多条将该半导体基底分隔成多个芯片单元的切割道；
多个穿硅导孔，位于该多个芯片单元内，且贯穿该半导体基底，并使该半导体基底的该主动表面与该背表面相互电性连接，其中各该穿硅导孔的一第一端位于该主动表面，而各该穿硅导孔的一第二端位于该背表面；
多个测试接垫，配置于该半导体基底的该背表面上，且位于该多个切割道内；以及
多条重配置导电迹线，配置于该半导体基底的该背表面上，其中该多个重配置导电迹线分别从该多个芯片单元延伸至该多个切割道内，且该多个重配置导电迹线分别连接该多个穿硅导孔的该多个第二端与该多个测试接垫。
2.如权利要求第1项所述的晶圆结构，其特征在于，更包括多个外部连接端子，配置于该半导体基底的该主动表面上，且该多个外部连接端子分别电性连接该多个穿硅导孔的该多个第一端。
3.如权利要求第2项所述的晶圆结构，其特征在于，该多个外部连接端子的种类选自锡球、电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块。
4.如权利要求第3项所述的晶圆结构，其特征在于，这些凸块的材料选自下列群组：铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
5.如权利要求第1项所述的晶圆结构，其特征在于，位于该多个切割道内的该多个测试接垫呈矩阵排列。
6.如权利要求第1项所述的晶圆结构，其特征在于，位于该多个切割道内的该多个测试接垫呈交错排列。
7.一种芯片结构，包括：
一半导体基底，具有一主动表面以及一相对于该主动表面的背表面；
多个穿硅导孔，分别贯穿该半导体基底，并使该半导体基底的该主动表面与该背表面相互电性连接，其中各该穿硅导孔的一第一端位于该主动表面，而各该穿硅导孔的一第二端位于该背表面；
多个外部连接端子，配置于该半导体基底的该主动表面上，并分别电性连接该多个穿硅导孔的该多个第一端；以及
多条重配置导电迹线，配置于该半导体基底的该背表面上，其中该多个重配置导电迹线分别从该多个穿硅导孔的该多个第二端延伸至该半导体基底的边缘。
8.如权利要求第7项所述的芯片结构，其特征在于，该多个外部连接端子的种类选自锡球、电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块。
9.如权利要求第8项所述的芯片结构，其特征在于，这些凸块的材料选自下列群组：铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝及其组合。
10.一种堆迭型芯片结构，包括多个如权利要求第7项所述的芯片结构，其中该多个芯片结构彼此垂直堆迭在一起，且一该芯片结构的该多个外部连接端子与另一该芯片结构的该多个穿硅导孔的该多个第二端电性连接。
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