CN103325761B - 新型高密度多层线路芯片正装封装结构及制作方法 - Google Patents
新型高密度多层线路芯片正装封装结构及制作方法 Download PDFInfo
- Publication number
- CN103325761B CN103325761B CN201310189097.0A CN201310189097A CN103325761B CN 103325761 B CN103325761 B CN 103325761B CN 201310189097 A CN201310189097 A CN 201310189097A CN 103325761 B CN103325761 B CN 103325761B
- Authority
- CN
- China
- Prior art keywords
- photoresistance film
- layer
- support plate
- wiring board
- metal support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
本发明涉及一种新型高密度多层线路芯片正装封装结构及其制造方法,所述结构包括一层线路层(10)、芯片(2)和二层线路层(3),所述外引脚(7)处设置有金属球(8),所述二层线路层(3)正面设置有内引脚(11),所述二层线路层(3)和内引脚(11)周围设置有内层油墨层(1),所述二层线路层(3)正面设置有内引脚(11),所述芯片(2)正装于二层线路层(3)正面,所述芯片(2)和金属线(12)外围包封有塑封料(4)。本发明的有益效果是:降低了芯片封装载板的厚度,实现超薄高密度封装;可靠性的等级提高;真正地做到高密度线路的技术能力;可彻底解决传统基板在封装工艺中的翘曲问题。
Description
技术领域
本发明涉及一种新型高密度多层线路芯片正装封装结构及制作方法,属于半导体封装技术领域。
背景技术
当前高密度基板封装结构如图26所示,其制作工艺主要是在玻璃纤维板核心材料的基础上通过积成材料积成的方式叠加形成多层线路板,线路层之间通过激光钻孔的方式开孔,再镀孔完成电性连接。
上述当前高密度基板封装结构存在以下不足和缺陷:
1、多了一层的玻璃纤维材料,同样的也多了一层玻璃纤维的成本;
2、因为多了一层玻璃纤维板核心层,厚度约为100~150μm,所以无法做到超薄封装设计;
3、玻璃纤维本身就是一种发泡物质,所以容易因为放置的时间与环境吸入水分以及湿气,直接影响到可靠性的安全能力或是可靠性等级;
4、线路层之间的连接是用激光钻孔方式进行开孔,再进行镀铜,通过激光钻孔形成的孔径大,难以做到高密度的设计与制造。
发明内容
本发明的目的在于克服上述不足,提供一种新型高密度正装封装结构及制作方法,其工艺简单,不需使用玻璃纤维层,减薄了封装体厚度,提高了封装体的安全性和可靠性,减少了玻璃纤维材料带来的环境污染,而且线路层之间的电性连接采用的是电镀方法,能够真正做到新型高密度线路的设计和制造;内外层线路覆盖油墨加以保护,同时采用的先封装后蚀刻方式,在封装过程中带有坚硬的金属载体,可确保在装片高温过程中不发生热变形,可彻底解决传统基板在封装工艺中的翘曲问题。
本发明的目的是这样实现的:一种新型高密度多层线路芯片正装封装结构,它包括一层线路层、芯片和二层线路层,所述一层线路层和二层线路层之间通过铜柱层相连接,所述铜柱层与铜柱层之间以及一层线路层与一层线路层之间均填充有绝缘材料,所述一层线路层和绝缘材料背面设置有外层油墨层,所述外层油墨层曝光显影露出一层线路层背面的外引脚,所述外引脚处设置有金属球,所述二层线路层正面设置有内引脚,所述二层线路层和内引脚周围设置有内层油墨层,所述二层线路层正面设置有内引脚,所述芯片通过导电物质或不导电物质正装于二层线路层正面芯片贴装区,所述芯片正面与内引脚正面之间通过金属线相连接,所述芯片和金属线外围包封有塑封料。
一种新型高密度多层线路芯片正装封装结构的制造方法,所述方法包括以下工艺步骤:
步骤一、取金属载板
步骤二、金属载板表面预镀铜材
在金属载板表面电镀一层铜材薄膜,
步骤三、贴光阻膜显影开窗
在步骤二完成预镀铜材薄膜的金属载板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将金属载板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属载板正面后续需要进行一层线路层电镀的区域图形,
步骤四、电镀一层线路层
在步骤三中金属载板正面去除部分光阻膜的区域内电镀上金属线路层作为一层线路层;
步骤五、去除光阻膜
去除金属载板表面的光阻膜,
步骤六、贴光阻膜显影开窗
在完成一层线路层的线路板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将金属载板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行铜柱层电镀的区域图形;
步骤七、电镀铜柱层
在步骤六中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为铜柱层;
步骤八、去除光阻膜
去除线路板表面的光阻膜,
步骤九、覆盖绝缘材料层
在线路板表面覆盖一层绝缘材料,
步骤十、绝缘材料表面减薄
将绝缘材料表面进行机械减薄,直到露出铜柱层为止;
步骤十一、绝缘材料表面金属化
对绝缘材料表面进行金属化处理,使其表面后续能进行电镀;
步骤十二、贴光阻膜显影开窗
在步骤十一完成金属化的线路板正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行二层线路层电镀的区域图形;
步骤十三、电镀二层线路层
在步骤十二中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为二层线路层;
步骤十四、去除光阻膜
去除线路板表面的光阻膜,
步骤十五、快速蚀刻
对线路板正面进行快速蚀刻,去除二层线路层以外的金属;
步骤十六、油墨曝光显影
在二层线路层的表面进行油墨曝光显影,以露出二层线路层上需要电镀的键合区;
步骤十七、进行单层或多层金属电镀
在步骤十六中二层线路层正面露出的电镀键合区进行单层或多层金属电镀,形成内引脚,
步骤十八、装片
在二层线路层正面需要的位置放置导电物质或不导电物质,在导电物质或不导电物质上放置芯片;
步骤十九、打线
在芯片正面和步骤十七形成的内引脚正面之间进行金属丝电性互连;
步骤二十、包封
在线路板正面采用塑封料进行塑封,
步骤二十一、去除金属载板
将塑封好的线路板背面进行蚀刻,去除金属载板,露出外引脚,
步骤二十二、油墨曝光显影并做有机层保护
在一层线路层背面进行油墨曝光显影,以露出焊区需要的外引脚,在露出的外引脚处进行金属有机层保护;
步骤二十三、植球
在去除金属载板后的线路板背面植球处植入金属球,使金属球与外引脚背面相接触,
步骤二十四、切割成品
将步骤二十二完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
所述金属载板的材质为铜材、铁材、镍铁材或锌铁材。
所述光阻膜采用湿式光阻膜或干式光阻膜。
所述光阻膜去除方法采用化学药水软化并采用高压水喷除。
所述内引脚镀层种类为铜镍金、铜镍银、钯金、金或铜。
所述步骤二十中塑封方式采用模具灌胶方式、喷涂设备的喷涂方式或是用贴膜方式。
所述步骤二十一中的蚀刻药水采用氯化铜或是氯化铁。
所述步骤二十三中植球方式采用植球机或是采用金属膏印刷再经高温溶解之后形成球状体,所述金属球的材料是纯锡或锡合金。
与现有技术相比,本发明的有益效果是:
1、本发明不需要使用玻璃纤维层作为核心材料层,所以可以显著降低芯片封装载板的厚度,实现新型高密度封装;
2、本发明没有使用玻璃纤维层的发泡物质,所以可靠性的等级可以再提高,相对封装体的安全性就会提高;
3、本发明不需要使用玻璃纤维层物质,所以就可以减少玻璃纤维材料所带来的环境污染;
4、本发明的线路层所采用的是电镀方法,而电镀层的总厚度约在10~15μm,而线路与线路之间的间隙可以轻松的达到15μm以下的间隙,同时线路层间的铜柱也是电镀形成,直径比传统钻孔小,所以可以真正地做到高密度线路的技术能力;
5、本发明采用的先封装后蚀刻方式,由于封装过程中带有的金属载体具有热膨胀系数小,强度大等特点,可确保在装片高温过程中不发生热变形,可彻底解决传统基板在封装工艺中的翘曲问题。
附图说明
图1~图24为本发明一种新型高密度多层线路芯片正装封装结构的制作方法各工序示意图。
图25本发明一种新型高密度多层线路芯片正装封装结构的示意图。
图26为当前高密度基板封装结构的示意图。
其中:
内层油墨层1
芯片2
二层线路层3
塑封料4
铜柱层5
绝缘材料6
外引脚7
金属球8
外层油墨层9
一层线路层10
内引脚11
金属线12。
具体实施方式
本发明一种新型高密度多层线路芯片正装封装结构,它包括一层线路层10、芯片2和二层线路层3,所述一层线路层10和二层线路层3之间通过铜柱层5相连接,所述铜柱层5与铜柱层5之间以及一层线路层10与一层线路层10之间均填充有绝缘材料6,所述一层线路层10和绝缘材料6背面设置有外层油墨层9,所述外层油墨层9曝光显影露出一层线路层10背面的外引脚7,所述外引脚7处设置有金属球8,所述二层线路层3正面设置有内引脚11,所述二层线路层3和内引脚11周围设置有内层油墨层1,所述二层线路层3正面设置有内引脚11,所述芯片2通过导电物质或不导电物质正装于二层线路层3正面芯片贴装区,所述芯片2正面与内引脚11正面之间通过金属线12相连接,所述芯片2和金属线12外围包封有塑封料4。
其制造方法如下:
步骤一、取金属载板
参见图1,取一片厚度合适的金属载板,金属载板的材质可以依据芯片的功能与特性进行变换,例如:铜材、铁材、镍铁材或锌铁材等;
步骤二、金属载板表面预镀铜材
参见图2,在金属载板表面电镀一层铜材薄膜,目的是为后续电镀作基础,所述电镀的方式可以采用化学镀或是电解电镀;
步骤三、贴光阻膜显影开窗
参见图3,在完成预镀铜材薄膜的金属载板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将金属载板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属载板正面后续需要进行一层线路层电镀的区域图形,所述光阻膜可以采用湿式光阻膜或干式光阻膜;
步骤四、电镀金属线路层(一层线路层)
参见图4,在步骤三中金属载板正面去除部分光阻膜的区域内电镀上金属线路层作为一层线路层;
步骤五、去除光阻膜
参见图5,去除金属载板表面的光阻膜,去除方法采用化学药水软化并采用高压水喷除;
步骤六、贴光阻膜显影开窗
参见图6,在完成一层线路层的线路板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行铜柱层电镀的区域图形;
步骤七、电镀铜柱层
参见图7,在步骤六中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为连接一层线路层和二层线路层的铜柱层;
步骤八、去除光阻膜
参见图11,去除线路板表面的光阻膜,去除方法采用化学药水软化并采用高压水喷除;
步骤九、覆盖绝缘材料层
参见图9,在线路板表面覆盖一层绝缘材料,目的是为了做一层线路层与二层线路层之间的绝缘层,同时为后续电镀内层线路做基础;
步骤十、绝缘材料表面减薄
参见图10,将绝缘材料表面进行机械减薄,直到露出铜柱层为止。目的是为了使铜柱层与后续的二层线路层连接,同时能增加后续化学铜的结合力;
步骤十一、绝缘材料表面金属化
参见图11,对绝缘材料表面进行金属化处理,使其表面后续能进行电镀;
步骤十二、贴光阻膜显影开窗
参见图12,在步骤十一完成金属化的线路板正面及背面分别贴上可进行曝光显影的光阻膜;利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行二层线路层电镀的区域图形;
步骤十三、电镀金属线路层(二层线路层)
参见图13,在步骤十二中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为二层线路层;
步骤十四、去除光阻膜
参见图14,去除线路板表面的光阻膜,去除方法采用化学药水软化并采用高压水喷除;
步骤十五、快速蚀刻
参见图15,对线路板正面进行快速蚀刻,去除二层线路层以外的金属;
步骤十六、油墨曝光显影
参见图16,在二层线路层的表面进行油墨曝光显影,以露出二层线路层上需要电镀的键合区;
步骤十七、进行单层或多层金属电镀
参见图17,在步骤十六中二层线路层正面需要打线处进行单层或多层金属电镀,形成内引脚,镀层种类可以是铜镍金、铜镍银、钯金、金或铜等,电镀方法可以是化学电镀或是电解电镀;
步骤十八、装片
参见图18,在二层线路层正面需要的位置放置导电物质或不导电物质,在导电物质或不导电物质上放置芯片;
步骤十九、打线
参见图19,在芯片正面和步骤十七形成内引脚正面之间进行金属丝电性互连;
步骤二十、包封
参见图20,在线路板正面采用塑封料进行塑封,塑封方式可以采用模具灌胶方式、喷涂设备的喷涂方式或是用贴膜方式。所述塑封料可以采用有填料物质或是无填料物质的环氧树脂;
步骤二十一、去除金属载板
参见图21,将塑封好的线路板背面进行蚀刻,去除金属载板,露出外引脚。蚀刻药水可以采用氯化铜或是氯化铁;
步骤二十二、油墨曝光显影并做有机层保护
参见图22,在一层线路层背面进行油墨曝光显影,以露出焊区需要的外引脚,在露出的外引脚处进行金属有机层保护;
步骤二十三、植球
参见图23,在去除金属载板后的线路板背面植球处植入金属球,使金属球与引脚背面相接触,可以采用常规的植球机或是采用金属膏印刷再经高温溶解之后即可形成球状体,金属球的材料可以是纯锡或锡合金;
步骤二十四、切割成品
参见图24,将步骤二十三完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
Claims (8)
1.一种高密度多层线路芯片正装封装结构的制造方法,其特征在于所述方法包括以下工艺步骤:
步骤一、取金属载板
步骤二、金属载板表面预镀铜材
在金属载板表面电镀一层铜材薄膜;
步骤三、贴光阻膜显影开窗
在步骤二完成预镀铜材薄膜的金属载板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将金属载板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属载板正面后续需要进行一层线路层电镀的区域图形;
步骤四、电镀一层线路层
在步骤三中金属载板正面去除部分光阻膜的区域内电镀上金属线路层作为一层线路层;
步骤五、去除光阻膜
去除金属载板表面的光阻膜;
步骤六、贴光阻膜显影开窗
在完成一层线路层的线路板的正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将金属载板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行铜柱层电镀的区域图形;
步骤七、电镀铜柱层
在步骤六中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为铜柱层;
步骤八、去除光阻膜
去除线路板表面的光阻膜;
步骤九、覆盖绝缘材料层
在线路板表面覆盖一层绝缘材料;
步骤十、绝缘材料表面减薄
将绝缘材料表面进行机械减薄,直到露出铜柱层为止;
步骤十一、绝缘材料表面金属化
对绝缘材料表面进行金属化处理,使其表面后续能进行电镀;
步骤十二、贴光阻膜显影开窗
在步骤十一完成金属化的线路板正面及背面分别贴上可进行曝光显影的光阻膜,利用曝光显影设备将线路板正面进行图形曝光、显影与去除部分图形光阻膜,以露出线路板正面后续需要进行二层线路层电镀的区域图形;
步骤十三、电镀二层线路层
在步骤十二中线路板正面去除部分光阻膜的区域内电镀上金属线路层作为二层线路层;
步骤十四、去除光阻膜
去除线路板表面的光阻膜;
步骤十五、快速蚀刻
对线路板正面进行快速蚀刻,去除二层线路层以外的金属;
步骤十六、油墨曝光显影
在二层线路层的表面进行油墨曝光显影,以露出二层线路层上需要电镀的键合区;
步骤十七、进行单层或多层金属电镀
在步骤十六中二层线路层正面露出的电镀键合区进行单层或多层金属电镀,形成内引脚;
步骤十八、装片
在二层线路层正面需要的位置放置导电物质或不导电物质,在导电物质或不导电物质上放置芯片;
步骤十九、打线
在芯片正面和步骤十七形成的内引脚正面之间进行金属丝电性互连;
步骤二十、包封
在线路板正面采用塑封料进行塑封;
步骤二十一、去除金属载板
将塑封好的线路板背面进行蚀刻,去除金属载板,露出外引脚;
步骤二十二、油墨曝光显影并做有机层保护
在一层线路层背面进行油墨曝光显影,以露出焊区需要的外引脚,在露出的外引脚处进行金属有机层保护;
步骤二十三、植球
在去除金属载板后的线路板背面植球处植入金属球,使金属球与外引脚背面相接触;
步骤二十四、切割成品
将步骤二十二完成植球的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
2.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述金属载板的材质为铜材、铁材、镍铁材或锌铁材。
3.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述光阻膜采用湿式光阻膜或干式光阻膜。
4.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述光阻膜去除方法采用化学药水软化并采用高压水喷除。
5.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述内引脚镀层种类为铜镍金、铜镍银、钯金、金或铜。
6.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述步骤二十中塑封方式采用模具灌胶方式、喷涂设备的喷涂方式或是用贴膜方式。
7.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述步骤二十一中的蚀刻药水采用氯化铜或是氯化铁。
8.根据权利要求1所述的一种高密度多层线路芯片正装封装结构的制造方法,其特征在于:所述步骤二十三中植球方式采用植球机或是采用金属膏印刷再经高温溶解之后形成球状体,所述金属球的材料是纯锡或锡合金。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310189097.0A CN103325761B (zh) | 2013-05-20 | 2013-05-20 | 新型高密度多层线路芯片正装封装结构及制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310189097.0A CN103325761B (zh) | 2013-05-20 | 2013-05-20 | 新型高密度多层线路芯片正装封装结构及制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103325761A CN103325761A (zh) | 2013-09-25 |
CN103325761B true CN103325761B (zh) | 2016-02-03 |
Family
ID=49194428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310189097.0A Active CN103325761B (zh) | 2013-05-20 | 2013-05-20 | 新型高密度多层线路芯片正装封装结构及制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103325761B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114695254B (zh) * | 2022-05-31 | 2022-09-02 | 季华实验室 | 一种集成电路制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102723290A (zh) * | 2012-06-09 | 2012-10-10 | 江苏长电科技股份有限公司 | 单面三维线路芯片正装先封后蚀制造方法及其封装结构 |
CN102723285A (zh) * | 2012-06-09 | 2012-10-10 | 江苏长电科技股份有限公司 | 单面三维线路芯片正装先蚀后封制造方法及其封装结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7757196B2 (en) * | 2007-04-04 | 2010-07-13 | Cisco Technology, Inc. | Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards |
-
2013
- 2013-05-20 CN CN201310189097.0A patent/CN103325761B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102723290A (zh) * | 2012-06-09 | 2012-10-10 | 江苏长电科技股份有限公司 | 单面三维线路芯片正装先封后蚀制造方法及其封装结构 |
CN102723285A (zh) * | 2012-06-09 | 2012-10-10 | 江苏长电科技股份有限公司 | 单面三维线路芯片正装先蚀后封制造方法及其封装结构 |
Also Published As
Publication number | Publication date |
---|---|
CN103325761A (zh) | 2013-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103489792B (zh) | 先封后蚀三维系统级芯片倒装封装结构及工艺方法 | |
CN102723293B (zh) | 芯片倒装单面三维线路先蚀后封制造方法及其封装结构 | |
CN103400775B (zh) | 先封后蚀三维系统级芯片倒装凸点封装结构及工艺方法 | |
CN103311216B (zh) | 高密度多层线路芯片倒装封装结构及制作方法 | |
CN103325761B (zh) | 新型高密度多层线路芯片正装封装结构及制作方法 | |
CN103515249B (zh) | 先封后蚀三维系统级芯片正装凸点封装结构及工艺方法 | |
CN103268871B (zh) | 超薄高密度多层线路芯片正装封装结构及制作方法 | |
CN103280439B (zh) | 超薄高密度多层线路芯片倒装封装结构及制作方法 | |
CN103874347B (zh) | 高密度多层基板表面对称结构及制作方法 | |
CN103413767B (zh) | 先封后蚀芯片正装三维系统级封装结构及工艺方法 | |
CN103400769A (zh) | 先蚀后封三维系统级芯片倒装凸点封装结构及工艺方法 | |
CN102856291B (zh) | 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法 | |
CN103400776B (zh) | 先蚀后封三维系统级芯片倒装封装结构及工艺方法 | |
CN103400768B (zh) | 先蚀后封三维系统级芯片正装封装结构及工艺方法 | |
CN102723292B (zh) | 芯片倒装双面三维线路先蚀后封制造方法及其封装结构 | |
CN102723291B (zh) | 双面三维线路芯片倒装先蚀后封制造方法及其封装结构 | |
CN102856293B (zh) | 单芯片正装先蚀刻后封装无基岛封装结构及其制造方法 | |
CN203787417U (zh) | 新型高密度高性能多层基板结构 | |
CN102856286B (zh) | 单芯片正装先封装后蚀刻无基岛封装结构及其制造方法 | |
CN102856283A (zh) | 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法 | |
CN103390567B (zh) | 先蚀后封三维系统级芯片正装凸点封装结构及工艺方法 | |
CN102881671B (zh) | 单芯片正装先蚀刻后封装基岛露出封装结构及其制造方法 | |
CN102856268B (zh) | 多芯片正装先封装后蚀刻无基岛封装结构及其制造方法 | |
CN102856284A (zh) | 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法 | |
CN102856288B (zh) | 多芯片正装先蚀刻后封装基岛埋入封装结构及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C41 | Transfer of patent application or patent right or utility model | ||
TR01 | Transfer of patent right |
Effective date of registration: 20160505 Address after: 214434 Jiangyin, Jiangsu, Chengjiang city street, Long Hill Road, No. 78 Patentee after: Jiangsu Changjiang Electronics Technology Co., Ltd. Address before: 214434 Jiangyin, Jiangsu Province, the development of mountain road, No. 78, No. Patentee before: Jiangsu Changjiang Electronics Technology Co., Ltd. |