CN103311264A - 半导体器件 - Google Patents

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CN103311264A CN2013100729708A CN201310072970A CN103311264A CN 103311264 A CN103311264 A CN 103311264A CN 2013100729708 A CN2013100729708 A CN 2013100729708A CN 201310072970 A CN201310072970 A CN 201310072970A CN 103311264 A CN103311264 A CN 103311264A
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高升必
金容准
金恩靓
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Abstract

本公开提供了半导体器件。该半导体器件包括：第一半导体层，在基板上且在第一方向上延伸；多个第二半导体层，在第一半导体层上且在第一方向上间隔开；以及绝缘层结构，围绕第一半导体层的侧壁和多个第二半导体层的侧壁。第一半导体层可以具有第一导电类型，多个第二半导体层可以具有第二导电类型。

Description

半导体器件
技术领域
示例实施例涉及半导体器件及其制造方法，更具体地，涉及包括二极管的半导体器件以及制造该半导体器件的方法。
背景技术
随着半导体器件的集成度增大，会要求在小的区域中形成多个二极管。随着二极管的尺寸减小，会降低包括二极管的半导体器件的电特性。例如，截止泄漏电流增大。
发明内容
本发明构思的示例实施例提供具有期望的电特性的半导体器件。本发明构思的示例实施例还提供制造具有期望的电特性的半导体器件的方法。
根据示例实施例，半导体器件可以包括：第一半导体层，在基板上且在第一方向上延伸；多个第二半导体层，在第一半导体层上且在第一方向上间隔开；以及绝缘层结构，围绕第一半导体层的侧壁和多个第二半导体层的侧壁。第一半导体层可以具有第一导电类型，多个第二半导体层可以具有第二导电类型。
第一半导体层和多个第二半导体层可以具有与基板相同的晶向。第一半导体层的侧壁可以具有斜面。第一半导体层在垂直于第一方向的第二方向上的宽度可以小于或等于30nm。多个第二半导体层的每一个在垂直于第一方向的第二方向上的宽度可以小于或等于30nm。第一半导体层的下部宽度可以大于第一半导体层的上部宽度。
第一半导体层的第一上部表面可以高于第一半导体层的第二上部表面，其中多个第二半导体层形成在第一上部表面上，多个第二半导体层没有形成在第二上部表面上。其上形成多个第二半导体层的第一半导体层的高度可以大于其上没有形成多个第二半导体层的第一半导体层的高度。第一半导体层可以包括在一端接触基板的至少一个小面（facet），该至少一个小面从基板的上部表面以一角度倾斜。
半导体器件还可以包括在第一半导体层和绝缘层结构的界面上以及多个第二半导体层和绝缘层结构的界面上的界面层。界面层可以为热氧化物层。绝缘层结构可以包括填充第一沟槽且在第一方向上延伸的第一绝缘层，第一沟槽由基板的上表面以及第一半导体层和多个第二半导体层的侧壁限定，并且第二绝缘层填充第二沟槽且在垂直于第一方向的第二方向上延伸，第二沟槽由第一半导体层没有被多个第二半导体层覆盖的上表面和多个第二半导体层的侧壁限定。
第一半导体层可以为多个第一半导体层，绝缘层结构的底部可以在多个第一半导体层的相邻半导体层之间在第一方向上延伸，并且绝缘层结构的上部可以具有在第一方向和垂直于第一方向的第二方向上连接的网格形状。
根据示例实施例，一种半导体器件可以包括：基板，包括单元区域和周边电路区域；多个栅极结构，在基板上且在周边电路区域中；阻挡绝缘层，覆盖周边电路区域中的基板上的多个栅极结构；多个第一半导体层，在单元区域中的基板上；多个第二半导体层，在多个第一半导体层上；多个相变存储单元，在多个第二半导体层上，多个相变存储单元的每个包括下电极、相变材料层图案和上电极；以及绝缘层结构，围绕多个第一和第二半导体层的侧壁。
多个第一半导体层可以具有与基板相同的晶向，并且多个第一半导体层的第一上部表面可以高于多个第一半导体层的第二上部表面，其中多个第二半导体层形成在第一上部表面上，多个第二半导体层没有形成在第二上部表面上。
根据示例实施例，一种半导体器件可以包括：多个第一导电结构，在基板上在第一方向上延伸；以及多个第二导电结构，在多个第一导电结构上，在第二方向上延伸且在第一方向上分隔开，该多个第一和第二导电结构包括单晶半导体层。
多个第一和第二导电结构可以具有与基板相同的晶向。半导体器件还可以包括围绕多个第一和第二导电结构的侧壁的绝缘层结构以及在多个第二导电结构上的多个相变存储单元，多个相变存储单元的每个包括下电极、相变材料层图案和上电极。多个第一导电结构的侧壁可以具有斜面。多个第一导电结构的下部宽度可以大于多个第一导电结构的上部宽度。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施例将被更清楚地理解，附图中：
图1是示意性地示出根据本发明构思示例实施例的半导体器件的电路图；
图2是根据本发明构思示例实施例的半导体器件的透视图；
图3是沿着图2的线A-A’、B-B’和C-C’剖取的截面图；
图4A至4G是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图5A至5F是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图6A至6E是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图7A至7F是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图8A至8H是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图9A至9F是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图10A至10G是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；
图11A至11C是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图；以及
图12A至12C是用于描述根据本发明构思示例实施例的制造半导体器件的方法的截面图。
具体实施方式
在下文，将参照附图详细地描述示例实施例。然而，本发明构思可以以许多不同的形式实现而不应被解释为限于这里阐述的示例实施例；而是，提供这些示例实施例使得本公开透彻和完整，并将本发明构思充分传达给本领域技术人员。在附图中，相同的附图标记指示相同的元件，并且为了清晰夸大了层和区域的尺寸和厚度。
将理解，尽管术语“第一”、“第二”、“第三”可以在这里用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明构思的教导。
这里所用的术语仅是为了描述特定的实施例的目的，而不旨在限制本发明构思。如这里所用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文另外清楚地指示。将进一步理解的，当在本说明书中使用时术语“包括”和/或“包含”指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。将进一步理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
当本发明构思的示例实施例可以被修改时，例如，工艺可以与所描述的不同的方式执行。例如，实际上，被描述为依次执行的工艺可以同时执行或可以与所描述的不同地执行。
因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，本发明构思的示例实施例不应被解释为限于这里所示的区域的特定形状，而是包括由例如制造引起的形状上的偏差。
如这里所用的，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。诸如“...中的至少一个”的表述当在一系列元件之前时，修改了元件的整个列表，而不修改列表的单个元件。
图1是示意性地示出根据本发明构思示例实施例的半导体器件100的电路图。参照图1，半导体器件100包括布置成矩阵形式的多个存储器件的单位单元U。每个单位单元U可以包括存取区域（access region）C和存储区域M。单位单元U可以电连接到字线WL和位线BL。字线WL和位线BL可以以给定（或者，预定）的角度彼此交叉，例如可以垂直地以2维（2D）方式布置。存取区域C根据施加到字线WL的电压控制提供给存储区域M的电流。存取区域C可以为p-n结二极管。存储区域M可以包括相变存储单元。备选地，存储区域M可以包括非易失性存储器件，例如磁存储器件和电阻存储器件。
图2是根据本发明构思示例实施例的半导体器件100的透视图，图3是沿着图2的线A-A’、B-B’和C-C’剖取的截面图。
参照图2和图3，半导体器件100包括形成在基板110上的多个导电结构120、多个相变存储单元140和绝缘层结构130。根据示例实施例，导电结构120可以为p-n结二极管，该p-n结二极管包括p型半导体层和n型半导体层。导电结构120可以形成为使得n型半导体层在多个单位单元处连接，n型半导体层可以用作字线（是指图1的字线WL）。
基板110可以是半导体基板，例如硅基板、硅-锗基板或锗基板。在下文，为了描述的方便，基板110为单晶硅基板。用杂质掺杂的阱区可以进一步形成在基板110上。图2示出基板110的单元区域，并且包括周边电路、晶体管和配线的周边区域可以进一步形成在基板110上。
在第一方向（图2的y方向）上延伸且在与第一方向具有给定（或者，预定）角度的第二方向（图2的x方向）上彼此间隔开的多个隔离层115形成在基板110上。多个有源区域由隔离层115限定在基板110中。
导电结构120可以形成为使得其在有源区域中从基板110的内部在垂直方向上延伸，并具有自基板110的顶表面的给定（或者，预定）的高度。导电结构120通过隔离层115和绝缘层结构130与相邻的导电结构120分离。导电结构120可以包括第一半导体层118、第二半导体层122和多个第三半导体层123，它们以所述的顺序依次堆叠。
第一半导体层118可以形成在相邻隔离层115之间的基板110内，并可以在y方向上延伸。第一半导体层118的顶表面和基板110的顶表面可以基本上在相同的平面上。第一半导体层118的底表面可以具有比隔离层115的底表面高的水平。因此，包括第一半导体层118的导电结构120可以通过隔离层115与基板110中的相邻导电结构120电分离。第一半导体层118可以为单晶半导体层，该单晶半导体层包括具有第一导电类型的第一杂质。根据示例实施例，第一杂质可以为n型杂质，例如磷（P）、砷（As）、锑（Sb）或铋（Bi）。例如，第一半导体层118可以包括P掺杂的单晶硅层。在图2和图3中第一半导体层118可以形成在单晶硅基板中，但备选地，具有给定（或者，预定）高度的单晶硅层可以形成在单晶硅基板上，并且第一半导体层118可以形成在该单晶硅层中。
第二半导体层122可以形成在第一半导体层118上，并可以在y方向上延伸。在x方向上延伸的第二沟槽135可以形成在第二半导体层122上，因此第二半导体层122的顶部可以在y方向和x方向上彼此间隔开。第二半导体层122可以沿着字线的延伸方向延伸，并可以在与字线交叉的方向上彼此分隔。另外，第二沟槽135的底表面可以具有自第二半导体层122的顶表面的给定（或者，预定）的深度。其上形成第三半导体层123的第二半导体层122的高度可以小于其上不形成第三半导体层123的第二半导体层122的高度。因此，其上形成第三半导体层123的第二半导体层122的顶表面可以高于其上不形成第三半导体层123的第二半导体层122的顶部表面。
根据示例实施例，第二半导体层122可以包括与第一半导体层118具有相同晶向的半导体层。例如，当第一半导体层118具有平行于硅的晶面（001）的晶向时，第二半导体层122也可以具有平行于硅的晶面（001）的晶向。第二半导体层122可以为单晶半导体层，该单晶半导体层包括具有第一导电类型的第二杂质。根据示例实施例，第二杂质可以与第一半导体层118的第一杂质具有相同的导电类型，并可以具有低于第一杂质的浓度。例如，第二半导体层122可以包括P掺杂的单晶硅层。
根据示例实施例，第二半导体层122可以具有在x方向上小于或等于约30nm的宽度。此外，第二半导体层122的下部宽度可以比第二半导体层122的上部宽度宽。因此，第二半导体层122的侧壁可以具有给定（或者，预定）的斜面，使得第二半导体层122在x方向上的宽度向下增大。
多个第三半导体层123可以在第二半导体层122上在y方向上彼此间隔开。第三半导体层123的底表面可以在比第二沟槽135的底表面高的水平上。第三半导体层123可以包括与第一半导体层118具有相同晶向的半导体层。第三半导体层123可以为单晶半导体层，该单晶半导体层包括具有与第一导电类型不同的第二导电类型的第三杂质。
根据示例实施例，第三杂质可以为p型杂质，例如硼（B）、镓（Ga）或铟（In）。例如，第三半导体层123可以包括B掺杂的单晶硅层。根据示例实施例，第三半导体层123可以具有在x方向上小于或等于约30nm的宽度。此外，第三半导体层123的下部宽度可以比第三半导体层123的上部宽度宽。因此，第三半导体层123的侧壁可以具有给定（或者，预定）的斜面，使得第三半导体层123在x方向上的宽度向下增大。
绝缘层结构130可以连接到隔离层115，并围绕第二和第三半导体层122和123的侧壁。绝缘层结构130包括分别形成在第一沟槽131和第二沟槽135中的第一绝缘层132和第二绝缘层136。
第一绝缘层132可以形成在具有第一深度D1的第一沟槽131中，并在y方向上延伸。第一沟槽131可以由隔离层115的顶表面以及第二和第三半导体层122和123的侧壁限定，并在y方向上延伸。另外，第一绝缘层132的顶部可以被在x方向上延伸的第二沟槽135分隔，因此可以在y方向上间隔开。根据示例实施例，第一绝缘层132的顶表面可以与导电结构120的顶表面在相同的平面上。第一绝缘层132的顶表面可以与基板110的顶表面基本上在相同的平面上。第一绝缘层132可以包括硅氧化物、硅氮化物或硅氮氧化物。
第二绝缘层136形成在具有第二深度D2的第二沟槽135内，并在x方向上延伸。第二沟槽135在x方向上延伸，并由第三半导体层123的侧壁和其上没有形成第三半导体层123的第二半导体层122的顶表面和侧壁限定。第二绝缘层136的顶表面可以与导电结构120的顶表面在相同的平面上。第二绝缘层136的底表面可以在比第三半导体层123的底表面低的水平上。根据示例实施例，第一沟槽131的第一深度D1可以大于第二沟槽135的第二深度D2。第二绝缘层136可以填充在第一沟槽131和第二沟槽135彼此交叉的第一区域中。因此，第一绝缘层132可以形成在除第一区域之外的第一沟槽131中，并与第二绝缘层136交叉。根据示例实施例，第二绝缘层136可以包括硅氧化物、硅氮化物和硅氮氧化物。例如，第二绝缘层136可以基本上包括与第一绝缘层132相同的材料。
绝缘层结构130包括分别形成在第一和第二沟槽131和135中的第一和第二绝缘层132和136，其中第一和第二沟槽131和135彼此交叉。因此，绝缘层结构130的底部在相邻的第二半导体层122之间在y方向上延伸，并且绝缘层结构130的顶部可以具有在x方向和y方向上延伸且连接的网格形状。在y方向上延伸的第一绝缘层130的第一高度H1与第一沟槽131的第一深度D1基本上相同，在x方向上延伸的绝缘层结构130的第二高度H2与第二沟槽135的第二深度D2基本上相同。因此，绝缘层结构130的第一高度H1可以大于绝缘层结构130的第二高度H2。
导电结构120的第三半导体层123在y方向上彼此间隔开，并可以每个用作p-n结二极管的第一电极。在y方向上延伸的第一半导体层118可以用作p-n结二极管的第二电极。第二半导体层122可以用作第一半导体层118与第三半导体层123之间的耗尽区。此外，第一半导体层118可以用作在y方向上延伸的字线（对应于图1的字线WL）。
欧姆层图案142、下电极144和相变材料层图案146依次堆叠在第三半导体层123上。围绕欧姆层图案142、下电极144和相变材料层图案146的侧壁的第三绝缘层150形成在第一绝缘层132和第二绝缘层136上。在x方向上延伸的上电极148和位线152依次堆叠在相变材料层图案146和第三绝缘层150上。欧姆层图案142、下电极144、相变材料层图案146和上电极148可以形成相变存储单元140，相变存储单元140可以对应于图1的单位单元U中的一个。
半导体器件100包括布置在基板110上的多个导电结构120，每个导电结构120包括具有单晶半导体层的第一至第三半导体层118、122和123。由于第一和第二半导体层118和122在y方向上延伸并且第三半导体层123在y方向上间隔开，所以导电结构120可以形成多个p-n结二极管，它们共享作为字线的第一半导体层118。由于半导体器件100包括具有单晶半导体层的导电结构120，所以半导体器件100可以具有期望的电特性。
图4A至图4G是用于描述根据本发明构思示例实施例的制造半导体器件的方法的透视图。
参照图4A，多个隔离层115形成在基板110上，在第一方向（图4A的y方向）上延伸且限定有源区域。隔离层115可以通过在浅沟槽隔离（STI）工艺中注入杂质而形成。隔离层115可以由硅氧化物形成。有源区域在y方向上延伸。隔离层115的顶表面可以与基板110的顶表面在相同的平面上，或者低于基板110的顶表面。
第一半导体层118可以形成在基板110的有源区域上。第一半导体层118可以被隔离层115分离，并在y方向上延伸。第一半导体层118的底表面可以形成得高于隔离层115的底表面，因此，隔离层115可以使相邻的第一半导体层110分离。根据示例实施例，第一半导体层118可以通过将具有第一导电类型的第一杂质掺杂到有源区域中而形成。例如，第一杂质可以为n型杂质，例如P、As、Sb或Bi。根据示例实施例，第一半导体层118的杂质浓度可以为从1x1020至1x1022离子/cm3。
参照图4B，初始半导体层121可以通过采用第一半导体层118的顶表面作为籽晶层执行选择性外延生长（SEG）工艺而从第一半导体层118的暴露顶部生长。初始半导体层121可以覆盖隔离层115的顶表面，并从基板110的顶表面延伸到给定（或者，预定）的高度。初始半导体层121可以是由硅、锗或硅-锗形成的半导体层。例如，当基板110包括单晶硅时，初始半导体层121可以生长以形成硅、锗或硅-锗的外延层。初始半导体层121可以与第一半导体层118具有相同的晶向。例如，当第一半导体层118具有平行于硅的晶面（001）的晶向时，初始半导体层121也可以具有平行于硅的（001）面的晶向。
SEG工艺可以通过化学气相沉积（CVD）工艺进行。例如，SEG工艺可以在从约10torr至约50torr的压力下在约700°C至约900°C的温度进行。CVD工艺的示例包括减压CVD（RPCVD）工艺、低压CVD（LPCVD）工艺、超高真空CVD（UHV-CVD）工艺和金属有机CVD（MOCVD）工艺。在下文，为了描述的方便，基板110包括单晶硅，单晶硅外延层生长在基板110上。
由于第一半导体层118形成在基板110内并且第一半导体层118的顶表面形成在与基板110的顶表面相同的水平上，所以初始半导体层121可以具有自基板110的顶表面的给定（或者，预定）的高度。另外，由于外延层从基板110的表面以3维（3D）方式生长，所以从被隔离层115分隔的相邻有源区域生长的外延层可以在隔离层115上彼此连接。因此，初始半导体层121覆盖隔离层115的顶部，并在垂直于基板110的顶表面的第三方向（图4B的z方向）上生长在基板110的整个顶表面上。因为外延层生长在基板110的整个顶表面上，所以初始半导体层121的生长速度可以高，并且初始半导体层121可以在相对低的温度生长。此外，可以防止或抑制缺陷，例如，当在绝缘层的开口中形成外延层时可能发生的在外延层和绝缘层的界面处的堆叠缺陷，并且可以改善初始半导体层121的结晶性。
另外，可以进一步执行将第二杂质注入到初始半导体层121中的工艺。第二杂质可以具有与第一杂质相同的第一导电类型。初始半导体层121的杂质浓度可以低于第一半导体层118的杂质浓度。第二杂质可以为n型杂质，例如P、As、Sb或Bi。
参照图4C，隔离层115可以通过在图4B的初始半导体层121上形成多个第一沟槽131而暴露。第一沟槽131可以沿着隔离层115的延伸方向而在y方向上延伸。第一沟槽131具有第一深度D1，并可以具有与初始半导体层121基本上相同的高度或比初始半导体层121高的高度。初始半导体层121可以被第一沟槽131分成在y方向上延伸的多个半导体层图案121a。
根据示例实施例，在y方向上延伸的掩模图案（未示出）形成在初始半导体层121上，然后，初始半导体层121可以采用掩模图案作为蚀刻掩模而被各向异性蚀刻，直到暴露隔离层115的顶表面，从而形成半导体层图案121a。
参照图4D，填充第一沟槽131的第一绝缘层132可以形成在隔离层115上以及半导体层图案121a的侧壁上。根据示例实施例，填充第一沟槽131的第一绝缘层132可以形成在半导体层图案121a的侧壁上，然后，第一绝缘层132可以被平坦化，直到暴露半导体层图案121a的顶表面。
根据示例实施例，第一绝缘层132可以采用硅氧化物、硅氮化物、硅氮氧化物或其组合通过CVD工艺或原子层沉积（ALD）工艺形成。平坦化工艺可以通过化学机械抛光（CMP）工艺或回蚀刻工艺进行。
第一绝缘层132可以在相邻的半导体层图案121a之间在y方向上延伸，第一绝缘层132的顶表面可以形成在与半导体层图案121a的顶表面相同的平面上。第一绝缘层132的第一高度H1可以与第一沟槽131的第一深度D1基本上相同。
参照图4E，在与第一方向具有给定（或者，预定）角度的第二方向（图4E的x方向）上延伸的多个第二沟槽135形成在半导体层图案121a和第一绝缘层132上。根据示例实施例，在x方向上延伸的掩模图案（未示出）可以形成在半导体层图案121a和第一绝缘层132上，然后，半导体层图案121a和第一绝缘层132可以采用掩模图案作为蚀刻掩模而被各向异性蚀刻。第二沟槽135可以具有第二深度D2，第二深度D2小于第一沟槽131的第一深度D1。因此，第二沟槽135可以不暴露隔离层115的顶表面。
因为第二沟槽135形成为具有自半导体层图案121a的顶部的第二深度D2，所以半导体层图案121a的顶部可以在y方向上彼此间隔开，并且半导体层图案121a的底部可以在y方向上延伸。此外，因为第一绝缘层132的顶表面基本上形成在与半导体层图案121a的顶表面相同的水平上，所以第二沟槽135可以形成为自第一绝缘层132的顶表面具有与第二深度D2基本上相同的深度。因此，第一绝缘层132的顶部可以在y方向上彼此间隔开，并且第一绝缘层132的底部可以在y方向上延伸。例如，第一绝缘层132可以在相邻半导体层图案121a之间具有与半导体层图案121a基本上相同的形状。
参照图4F，在x方向上延伸的第二绝缘层136形成在图4E的半导体层图案121a和第一绝缘层132的被第二沟槽135暴露的侧壁和底部上。根据示例实施例，填充第二沟槽135的第二绝缘层136可以形成在半导体层图案121a和第一绝缘层132上，然后，第二绝缘层136的顶部可以被平坦化，直到暴露半导体层图案121a的顶表面。根据示例实施例，第二绝缘层136可以采用硅氧化物、硅氮化物、硅氮氧化物或其组合通过CVD或ALD工艺形成。
根据示例实施例，第二绝缘层136的顶表面可以基本上形成在与半导体层图案121a的顶表面相同的水平上。第二绝缘层136的第二高度H2可以小于第一绝缘层132的第一高度H1。因此，第二绝缘层136可以具有交叉第一绝缘层132的形状。第二绝缘层136可以形成在第一沟槽131和第二沟槽135彼此交叉的区域处。第一绝缘层132和第二绝缘层136可以被定义为绝缘层结构130。
对通过第二沟槽135间隔开的半导体层图案121a的顶部执行离子注入工艺，从而在半导体层图案121a的上部形成包括第三杂质的多个第三半导体层123。第三半导体层123的底表面可以形成为具有比第二沟槽135的底表面高的水平。因此，多个第三半导体层123可以形成为在y方向上彼此间隔开。第三杂质可以具有第二导电类型，并且第三杂质可以为p型杂质，例如B、Ga或In。
这里，半导体层图案121a的在第三半导体层123下面的下部被定义为第二半导体层122。因此，形成多个导电结构120，每个包括依次堆叠在基板110上的第一半导体层118、第二半导体层122和多个第三半导体层123。第一半导体层118在y方向上延伸，并被隔离层115分隔。第三半导体层123通过第一和第二绝缘层132和136在y方向上彼此间隔开。每个第二半导体层122形成在第一半导体层118和第三半导体层123之间。第二半导体层122的底部在第一绝缘层132之间在y方向上延伸，并且第二半导体层122的顶部通过第一和第二绝缘层132和136在y方向和x方向上彼此间隔开。第一半导体层118用作n型半导体层，第三半导体层123用作p型半导体层，第二半导体层122可以用作耗尽区，导电结构120可以用作p-n结二极管。
参照图4G，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）可以依次形成在第三半导体层123以及第一和第二绝缘层132和136上，然后，相变材料层、下电极层和欧姆层可以被图案化从而形成依次堆叠在第三半导体层123上的欧姆层图案142、下电极144和相变材料层图案146。
欧姆层可以利用金属硅化物形成，例如钨硅化物、镍硅化物或钴硅化物。下电极层可以采用具有高熔点的金属、其组合或其氮化物形成，氮化物例如为TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON或TaON。相变材料层可以采用硫族化合物（例如，GeSbTe、GeTeAs、GeBiTe、GeTeTi、GeTeSe、AsSbTe、AsGeSbTe、SnSbTe、SeTeSn、SnSbBi、GaTeSe、InSbTe、GeTe、SbTe、InSnSbTe或AgInSbTe）或用杂质掺杂的硫族化合物形成。硫族化合物所掺杂的杂质可以为氮（N）、氧（O）、硅（Si）、碳（C）、硼（B）、镝（Dy）或其组合。
尽管没有在图4G中示出，但是在形成欧姆层之后可以进一步形成阻挡层（未示出）。阻挡层可以采用钨或钨钛形成。阻挡层可以防止或抑制不希望的反应，例如下电极层的硅化，它可能在欧姆层和下电极层的界面处发生。
围绕欧姆层图案142、下电极144和相变材料层图案146的侧壁的第三绝缘层150形成在第一和第二绝缘层132和136上。根据示例实施例，覆盖欧姆层图案142、下电极144和相变材料层图案146的第三绝缘层150可以形成在第一和第二绝缘层132和136上，第三绝缘层150的顶部可以被平坦化，直到暴露相变材料层图案146的顶表面。
在x方向上延伸的上电极148形成在相变材料层图案146和第三绝缘层150上。在图4G中，上电极148在x方向上延伸，并连接到在x方向上间隔开的相变材料层图案146的每个，但是备选地，上电极148可以分别形成在相变材料层图案146上，并在x方向上彼此间隔开。上电极148可以采用具有高熔点的金属或其氮化物形成，氮化物例如为TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON或TaON。因此，可以形成包括欧姆层图案142、下电极144、相变材料层图案146和上电极148的相变存储单元140。在x方向上延伸的位线152形成在上电极148上。半导体器件100通过执行以上工艺完成。
根据半导体器件100，包括单晶硅外延层的初始半导体层121通过执行SEG工艺形成，然后通过在x方向和y方向上蚀刻初始半导体层121而形成导电结构120。导电结构120具有期望的结晶性，并可以防止或抑制发生缺陷。因此，包括导电结构120的半导体器件100具有期望的电特性。
图5A至图5F是用于描述根据本发明构思示例实施例的制造半导体器件200的方法的透视图。
参照图5A，多个隔离层215形成在基板210上，在第一方向（图5A的y方向）上延伸且定义有源区域。第一半导体层218可以形成在有源区域中的基板210上。根据示例实施例，第一半导体层218可以通过将具有第一导电类型的第一杂质注入到有源区域中而形成。
初始半导体层221采用第一半导体层218的顶表面作为籽晶层通过执行SEG工艺从第一半导体层218的暴露顶表面生长。由于外延层从基板210的表面以3D方式生长，所以从通过隔离层215分隔的相邻有源区域生长的外延层可以在隔离层215的顶部彼此连接。因而，初始半导体层221可以形成在基板210和隔离层215上。
可以进一步执行将具有第一导电类型的第二杂质注入到初始半导体层221中的工艺。
参照图5B，在与第一方向具有给定（或者，预定）角度的第二方向（图5B的x方向）上延伸的多个第一沟槽231形成在初始半导体层221上。第一沟槽231具有第一深度D1，并且第一深度D1可以小于初始半导体层221的高度。此外，基板210的顶表面和隔离层215的顶表面可以不被暴露。
参照图5C，第一绝缘层232形成在初始半导体层221的被第一沟槽231暴露的侧壁上。根据示例实施例，在初始半导体层221的侧壁上形成填充第一沟槽231的第一绝缘层232之后，第一绝缘层232可以被平坦化，直到暴露初始半导体层221的顶表面。根据示例实施例，因为第一绝缘层232的顶表面与初始半导体层221的顶表面基本上在相同的水平上，并且第一绝缘层232形成在第一沟槽231内，所以第一绝缘层232可以具有与第一沟槽231的第一深度D1相同的高度。第一绝缘层232可以在x方向上延伸。
参照图5D，隔离层215通过在初始半导体层221和第一绝缘层232上形成在y方向上延伸的多个第二沟槽235而暴露。第二沟槽235具有第二深度D2，第二深度D2可以具有与初始半导体层221相同的高度或比初始半导体层221更高的高度。因此，第二沟槽235可以暴露隔离层215的顶表面，并将初始半导体层221分成多个半导体层图案221a。半导体层图案221a可以在y方向上延伸，并在x方向上彼此分隔。在x方向上延伸的第一绝缘层232可以被第二沟槽235分隔以形成多个岛状。
另外，当初始半导体层221的高度过高时，在通过蚀刻初始半导体层221而分隔半导体层图案221a时半导体层图案221a可能倾斜或倒下。然而，当半导体层图案221a在形成填充第一沟槽231的第一绝缘层232之后通过蚀刻初始半导体层221而分隔时，结构稳定性可以由于第一绝缘层232而改善，因此可以避免半导体层图案221a的倾斜或倒下。
参照图5E，第二绝缘层236形成在隔离层215以及图5D的半导体层图案221a和第一绝缘层232的被图5D的第二沟槽235暴露的侧壁上。第二绝缘层236的顶表面可以形成在与半导体层图案221a的顶表面基本上相同的水平上。第二绝缘层236的高度可以大于第一绝缘层232的高度。第二绝缘层236可以形成为交叉第一绝缘层232。第二绝缘层236可以形成在图5D的第一沟槽231和第二沟槽235彼此交叉的区域。第一绝缘层232和第二绝缘层236可以被定义为绝缘层结构230。
包括第三杂质的第三半导体层223可以通过对半导体层图案221a的顶部执行离子注入工艺而形成。第三杂质可以具有与第一导电类型不同的第二导电类型。第三半导体层223可以通过第一和第二绝缘层232和236在y方向和x方向上彼此间隔开。
半导体层图案221a在第三半导体层223下面的部分可以被定义为第二半导体层222。依次形成在基板210上的第一半导体层218、第二半导体层222和第三半导体层223可以形成导电结构220。
参照图5F，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）依次形成在第三半导体层223以及第一和第二绝缘层232和236上，然后，通过图案化相变材料层、下电极层和欧姆层形成依次堆叠在第三半导体层223上的欧姆层图案242、下电极244和相变材料层图案246。围绕欧姆层图案242、下电极244和相变材料层图案246的侧壁的第三绝缘层250形成在第一和第二绝缘层232和236上。在x方向上延伸的上电极248和位线252依次形成在相变材料层图案246和第三绝缘层250上。因而，包括欧姆层图案242、下电极244、相变材料层图案246和上电极248的相变存储单元240可以形成在多个导电结构220上。
半导体器件200通过执行以上工艺而完成。
图6A至图6E是用于描述根据本发明构思示例实施例的制造半导体器件300的方法的透视图。
参照图6A，多个隔离层315形成在基板310上，在第一方向（图6A的y方向）上延伸且限定有源区域。第一半导体层318形成在有源区域中的基板310上。根据示例实施例，第一半导体层318可以通过将具有第一导电类型的第一杂质注入到有源区域中而形成。
初始半导体层321采用第一半导体层318的顶表面作为籽晶层通过执行SEG工艺从第一半导体层318的暴露顶表面生长。由于外延层从基板310的表面以3D方式生长，所以从通过隔离层315分隔的相邻有源区域生长的外延层可以在隔离层315的顶部彼此连接。因此，初始半导体层321可以形成在基板310和隔离层315上。可以进一步执行将具有第一导电类型的第二杂质注入到初始半导体层321中的工艺。
参照图6B，在y方向上延伸的多个沟槽331形成在图6A的初始半导体层321上。第一沟槽331可以具有第一深度D1，第一深度D1可以大于初始半导体层321的高度。初始半导体层321可以被第一沟槽331分成多个半导体层图案321a，隔离层315的顶表面可以被暴露。
第一绝缘层332形成在隔离层315以及初始半导体层321的被第一沟槽331暴露的侧壁上。根据示例实施例，填充第一沟槽331的第一绝缘层332可以形成在初始半导体层321的侧壁上，然后，第一绝缘层332可以被平坦化，直到暴露初始半导体层321的顶表面。根据示例实施例，因为第一绝缘层332的顶表面与初始半导体层321的顶表面基本上在相同的水平上，并且第一绝缘层332形成在第一沟槽331内，所以第一绝缘层332可以具有与第一沟槽331的第一深度D1类似的高度。第一绝缘层332可以在x方向上延伸。
参照图6C，在与第一方向具有给定（或者，预定）角度的第二方向（图6C的x方向）上延伸的硬掩模图案M形成在半导体层图案321a和第一绝缘层332上。硬掩模图案M可以采用硅氧化物、硅氮化物、硅碳化物、硅氮氧化物或其组合形成。
半导体层图案321a的没有被硬掩模图案M覆盖的顶部可以采用硬掩模图案和第一绝缘层332作为蚀刻掩模而被选择性去除。因此，开口335形成在半导体层图案321a上。由于硬掩模图案M和第一绝缘层332彼此交叉，所以可以形成在x方向和y方向上彼此间隔开的多个开口335。开口335的第二深度D2可以小于第一沟槽331的第一深度D1（参照图6B）。因此，半导体层图案321a的顶部可以通过开口335在y方向上彼此间隔开，并且半导体层图案321a的底部可以在y方向上延伸。根据示例实施例，半导体层图案321a的选择性去除工艺可以采用对于半导体层图案321a的材料具有蚀刻选择性的蚀刻剂通过选择性蚀刻工艺进行。当初始半导体层321的高度高时，选择性蚀刻工艺可以用来防止或抑制半导体层图案321a的倾斜或倒下（其可能在沟槽形成工艺期间发生）。硬掩模图案M可以被去除。
参照图6D，填充图6C的开口335的第二绝缘层336形成在图6C的半导体层图案321a的侧壁以及第一绝缘层332上。第二绝缘层336的顶表面可以形成在与半导体层图案321a的顶表面基本上相同的水平上。第二绝缘层336可以形成为交叉第一绝缘层332。第一和第二绝缘层332和336可以被定义为绝缘层结构330。
对半导体层图案321a执行离子注入工艺以形成包括第三杂质的第三半导体层323。第三杂质可以具有与第一导电类型不同的第二导电类型。第三半导体层323可以通过第一和第二绝缘层332和336而在y方向和x方向上间隔开。
半导体层图案321a在第三半导体层323之下的部分可以被定义为第二半导体层322。依次形成在基板310上的第一半导体层318、第二半导体层322和第三半导体层323可以形成导电结构320。
参照图6E，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）依次形成在第三半导体层323以及第一和第二绝缘层332和336上，然后，相变材料层、下电极层和欧姆层被图案化以形成依次堆叠在第三半导体层323上的欧姆层图案342、下电极344和相变材料层图案346。围绕欧姆层图案342、下电极344和相变材料层图案346的侧壁的第三绝缘层350形成在第一和第二绝缘层332和336上。在x方向上延伸的上电极348和位线352依次形成在相变材料层图案346和第三绝缘层350上。因而，包括欧姆层图案342、下电极344、相变材料层图案346和上电极348的相变存储单元340可以形成在多个导电结构320上。
半导体器件300通过执行以上工艺而完成。
图7A至图7F是用于描述根据本发明构思示例实施例的制造半导体器件400的方法的透视图。
参照图7A，多个隔离层415形成在基板410上，在第一方向（图7A的y方向）上延伸且限定有源区域。第一半导体层418可以形成在有源区域中的基板410上。根据示例实施例，第一半导体层418可以通过将具有第一导电类型的第一杂质注入到有源区域中而形成。
参照图7B，初始半导体层421采用第一半导体层418的顶表面作为籽晶层通过执行SEG工艺而从第一半导体层418的暴露顶表面生长。
当执行SEG工艺时，外延层采用基板410的表面作为籽晶层以3D方式生长，外延层的生长速度可以根据籽晶层的晶面的原子密度而不同。例如，外延层的生长速度在垂直于硅的晶面（001）的方向上相对较高，因为（001）平面的原子密度低；生长速度在垂直于硅的晶面（111）的方向上相对较低，因为（111）平面的原子密度高。因此，从基板410形成且邻近隔离层415的外延层可以具有至少一个小面420a。当基板410的顶表面平行于晶面（001）时，小面420a可以平行于晶面（111）。例如，小面420a可以与基板410的顶表面具有约54.7°的角度。从基板410的被隔离层415分隔的顶表面生长的小面420a可以在隔离层415的顶部彼此连接。因而，空洞420b可以形成在隔离层415上，并且隔离层415的顶部的一部分可以不被初始半导体层421覆盖。
可以进一步执行将具有第一导电类型的第二杂质注入到初始半导体层421中的工艺。
参照图7C，在y方向上延伸的多个第一沟槽431形成在图7B的初始半导体层421上。初始半导体层421被第一沟槽431分成多个半导体层图案421a，隔离层415的顶表面可以被暴露。
另外，当蚀刻初始半导体层421以形成第一沟槽431时，蚀刻可以在第一沟槽431遇到小面420a的时刻停止，因为小面420a形成在半导体层图案421a的下部，并且隔离层415的顶表面的该部分没有被覆盖。因此，小面420a的一部分可以保留在第一沟槽431的底部处。
另外，如果形成在隔离层415上的初始半导体层421在用于形成第一沟槽431的蚀刻工艺期间没有被完全分隔，则相邻半导体层图案421a会在隔离层415的顶部彼此连接，从而在相邻的单元之间产生电短路。当初始半导体层421的高度高时，第一沟槽431的开口率高，因此蚀刻工艺在第一沟槽431的底部处可能不容易。然而，由于如图7C所示小面420a形成在初始半导体层421处，所以初始半导体层421可以易于在隔离层415上分离成半导体层图案421a。
参照图7D，第一绝缘层432形成在隔离层415以及半导体层图案421a的被第一沟槽431暴露的侧壁上。根据示例实施例，填充第一沟槽431的第一绝缘层432可以形成在半导体层图案421a的侧壁上，然后第一绝缘层432可以被平坦化，直到暴露半导体层图案421a的顶表面。第一绝缘层432可以在y方向上延伸。
参照图7E，在与第一方向具有给定（或者，预定）角度的第二方向（图7E的x方向）上延伸的多个第二沟槽435形成在图7D的半导体层图案421a和第一绝缘层432上。在x方向上延伸的第二绝缘层436可以形成在半导体图案421a以及第一绝缘层432的被第二沟槽435暴露的侧壁和底表面上。第二绝缘层436可以形成为交叉第一绝缘层432。第二绝缘层436可以形成在第一和第二沟槽431和435彼此交叉的区域处。第一和第二绝缘层432和436可以被定义为绝缘层结构430。
包括第三杂质的第三半导体层423通过对半导体层图案421a执行离子注入工艺而形成。第三杂质可以具有与第一导电类型不同的第二导电类型。第三半导体层423可以通过第一和第二绝缘层432和436而在y方向和x方向上彼此间隔开。
半导体层图案421a在第三半导体层423下面的部分可以被定义为第二半导体层422。依次形成在基板410上的第一半导体层418、第二半导体层422和第三半导体层423可以形成导电结构420。
参照图7F，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）依次形成在第三半导体层423以及第一和第二绝缘层432和436上，然后，相变材料层、下电极层和欧姆层被图案化以形成依次堆叠在第三半导体层423上的欧姆层图案442、下电极444和相变材料层图案446。围绕欧姆层图案442、下电极444和相变材料层图案446的侧壁的第三绝缘层450形成在第一和第二绝缘层432和436上。在x方向上延伸的上电极448和位线452依次形成在相变材料层图案446和第三绝缘层450上。因而，包括欧姆层图案442、下电极444、相变材料层图案446和上电极449的相变存储单元440可以形成在多个导电结构420上。
半导体器件400通过执行以上工艺而完成。
图8A至图8H是用于描述根据本发明构思示例实施例的制造半导体器件500的方法的透视图。
参照图8A，多个隔离层515形成在基板510上，在第一方向（图8A的y方向）上延伸且定义有源区域。第一半导体层518可以形成在有源区域中的基板510上。根据示例实施例，第一半导体层518可以通过将具有第一导电类型的第一杂质注入到有源区域中而形成。
初始半导体层521采用第一半导体层518的顶表面作为籽晶层通过执行SEG工艺从第一半导体层518的暴露顶表面生长。由于外延层从基板510的表面以3D方式生长，所以从被隔离层515分隔的相邻有源区域生长的外延层可以在隔离层515的顶部彼此连接。因而，初始半导体层521可以形成在基板510和隔离层515上。可以进一步执行将具有第一导电类型的第二杂质注入到初始半导体层521中的工艺。
参照图8B，在y方向上延伸的多个第一沟槽531形成在初始半导体层521上。初始半导体层521被第一沟槽531分成多个半导体层图案521a，隔离层515的顶表面可以被暴露。
参照图8C，对基板510进行热氧化工艺从而在半导体层图案521a的被第一沟槽531暴露的侧壁和顶表面上形成第一界面层524。根据示例实施例，热氧化工艺可以在约800℃至约1000℃的温度进行。第一界面层524可以包括通过热氧化工艺形成的硅氧化物。通过进行热氧化工艺，可以消除在形成第一沟槽531时可能发生在初始半导体层521上的缺陷，因此可以改善半导体层图案521a的结晶性。另外，可以对基板510进行热氮化工艺来代替热氧化工艺，第一界面层524可以包括通过热氮化工艺形成的硅氮化物。
参照图8D，填充第一沟槽531的第一绝缘层532形成在隔离层515以及第一界面层524的侧壁上。第一绝缘层532可以采用硅氧化物、硅氮氧化物、硅氮化物或其组合形成。根据示例实施例，在隔离层515和第一界面层524的侧壁上形成填充第一沟槽531的第一绝缘层532之后，第一绝缘层532的顶部可以被平坦化，直到暴露半导体层图案521a的最上表面。这里，形成在半导体层图案521a的最上表面上的第一界面层524可以被去除。
参照图8E，在与第一方向具有给定（或者，预定）角度的第二方向（图8E的x方向）上延伸的多个沟槽535形成在第一界面层524、半导体层图案521a和第一绝缘层532上。
参照图8F，通过对基板510执行热氧化工艺，第二界面层525形成在半导体层图案521a的被暴露的侧壁和顶表面上。热氧化工艺可以在从约800℃至约1000℃的温度进行。第二界面层525可以包括通过热氧化工艺形成的硅氧化物。通过执行热氧化工艺，可以消除在形成第二沟槽535时可能发生在半导体层图案521上的缺陷，并可以改善半导体层图案521a的结晶性。另外，可以对基板510执行热氮化工艺来代替热氧化工艺，此时，第二界面层525可以包括通过热氮化工艺形成的硅氮化物。
参照图8G，填充第二沟槽525的第二绝缘层536形成在第二界面层525和第一绝缘层532的暴露侧壁上。第二绝缘层536可以采用硅氧化物、硅氮氧化物、硅氮化物或其组合形成。根据示例实施例，在第二界面层525和第一绝缘层532上形成填充第二沟槽535的第二绝缘层536之后，第二绝缘层536的顶部可以被平坦化，直到暴露半导体层图案521a的最上表面。这里，也可以去除形成在半导体层图案521a的最上表面上的第二界面层525。第二绝缘层536可以形成为交叉第一绝缘层532。第二绝缘层536可以形成在图8C的第一沟槽531和图8F的第二沟槽535彼此交叉的区域处。第一绝缘层532和第二绝缘层536可以被定义为绝缘层结构530。
对半导体层图案521a执行离子注入工艺以形成包括第三杂质的第三半导体层523。第三杂质可以具有与第一导电类型不同的第二导电类型。第三半导体层523可以通过第一和第二界面层524和525以及第一和第二绝缘层532和536而在y方向和x方向上彼此间隔开。
半导体层图案521a在第三半导体层523下面的部分可以被定义为第二半导体层522。依次形成在基板510上的第一半导体层518、第二半导体层522和第三半导体层523可以形成导电结构520。
参照图8H，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）依次形成在第三半导体层523以及第一和第二绝缘层532和536上，然后相变材料层、下电极层和欧姆层被图案化以形成依次堆叠在第三半导体层523上的欧姆层图案542、下电极544和相变材料层图案546。围绕欧姆层图案542、下电极544和相变材料层图案546的侧壁的第三绝缘层550形成在第一和第二绝缘层532和536上。在x方向上延伸的上电极548和位线552依次形成在相变材料层图案546和第三绝缘层550上。因此，包括欧姆层图案542、下电极544、相变材料层图案546和上电极548的相变存储单元540可以形成在多个导电结构520上。
半导体器件500通过执行以上工艺完成。
图9A至图9F是用于描述根据本发明构思示例实施例的制造半导体器件600的方法的透视图。
参照图9A，多个隔离层615形成在基板610上，在第一方向（图9A中的y方向）上延伸且定义有源区域。第一半导体层618可以形成在有源区域中的基板610上。根据示例实施例，第一半导体层618可以通过将具有第一导电类型的第一杂质注入到有源区域中而形成。
初始半导体层621采用第一半导体层618的顶表面作为籽晶层通过执行SEG工艺从第一半导体层618的暴露顶表面生长。由于外延层从基板610的表面以3D方式生长，所以从被隔离层615分隔的相邻有源区域生长的外延层可以在隔离层615的顶部彼此连接。因而，初始半导体层621可以形成在基板610和隔离层615上。
可以进一步执行将具有第一导电类型的第二杂质注入到初始半导体层621中的工艺。
参照图9B，在y方向上延伸的多个第一沟槽631形成在初始半导体层621上。第一沟槽631具有第一深度D1，第一深度D1可以大于初始半导体层621的高度（参照图9A）。因此，初始半导体层621可以被第一沟槽631分成多个半导体层图案621a，并且隔离层615的顶表面可以被暴露。
参照图9C，填充第一沟槽631的第一绝缘层632形成在隔离层615和第一界面层524的侧壁上。第一绝缘层632可以采用硅氧化物、硅氮氧化物、硅氮化物或其组合形成。
参照图9D，在与第一方向具有给定（或者，预定）角度的第二方向（图9E的x方向）上延伸的多个第二沟槽635形成在半导体层图案621a和第一绝缘层632上。第二沟槽635具有第二深度D2，并且第二深度D2可以与初始半导体层621的高度基本相同或大于初始半导体层621的高度（参照图9A）。因而，隔离层615和第一半导体层618的顶表面可以被第二沟槽635暴露。此外，第一绝缘层632可以被第二沟槽635分隔，从而形成在x方向和y方向上彼此间隔开的多个岛状。半导体层图案621a可以被第二沟槽635分隔，从而形成在x方向和y方向上彼此间隔开的多个岛状。
参照图9E，填充第二沟槽635的第二绝缘层636形成在图9D的半导体层图案621a和第一绝缘层632的侧壁上以及隔离层615和第一半导体层618上。第二绝缘层636可以采用硅氧化物、硅氮氧化物、硅氮化物或其组合形成。第二绝缘层636可以形成为交叉第一绝缘层632，第二绝缘层636可以形成在第一沟槽631和第二沟槽635彼此交叉的区域处。第一绝缘层632和第二绝缘层636可以被定义为绝缘层结构630。
包括第三杂质的第三半导体层623通过对半导体层图案621a执行离子注入工艺而形成。第三杂质可以具有与第一导电类型不同的第二导电类型。第三半导体层623可以通过第一绝缘层632和第二绝缘层636而在y方向和x方向上彼此间隔开。
半导体层图案621a在第三半导体层623下面的部分可以被定义为第二半导体层622。依次形成在基板610上的第一半导体层618、第二半导体层622和第三半导体层623可以形成导电结构620。导电结构620的顶部（例如，形成第二半导体层622和第三半导体层623的区域）可以在x方向和y方向上间隔开，并且导电结构620的底部（例如，形成第一半导体层618的区域）可以在y方向上延伸。
参照图9F，欧姆层（未示出）、下电极层（未示出）和相变材料层（未示出）依次形成在第三半导体层623以及第一和第二绝缘层632和636上，然后，相变材料层、下电极层和欧姆层被图案化以在第三半导体层623上依次形成欧姆层图案642、下电极644和相变材料层图案646。围绕欧姆层图案642、下电极644和相变材料层图案646的侧壁的第三绝缘层650形成在第一和第二绝缘层632和636上。在x方向上延伸的上电极648和位线652依次形成在相变材料层图案646和第三绝缘层650上。因而，包括欧姆层图案642、下电极644、相变材料层图案646和上电极648的相变存储单元640可以形成在多个导电结构620上。
通过执行以上工艺完成半导体器件600。
图10A至图10G是用于描述根据本发明构思示例实施例的制造半导体器件700的方法的透视图。
参照图10A，通过执行以上参照图4A至图4F描述的工艺，包括第一至第三半导体层718、722和723的导电结构720以及第一和第二绝缘层732和736形成在基板710上。
第一凹陷737通过蚀刻第三半导体层723的顶部的一部分而形成。
可以在第三半导体层723的被第一凹陷737暴露的顶表面上执行硅化工艺以在第三半导体层723上形成欧姆层图案762。欧姆层图案762可以包括金属硅化物，例如钨硅化物、镍硅化物或钴硅化物。欧姆层图案762具有均匀的厚度，并可以填充第一凹陷737的一部分。
填充第一凹陷737的其余部分的阻挡层763形成在欧姆层图案762上。阻挡层763可以采用钨或钨氮化物形成。阻挡层763可以防止或抑制欧姆层图案762与将在后续工艺中形成的图10F的下电极764a之间的反应。
参照图10B，在y方向上延伸的第三绝缘层751可以形成在欧姆层图案762以及第一和第二绝缘层732和736上。第三绝缘层751可以布置为暴露阻挡层763的顶表面的一部分。在图10B中，第三绝缘层751同时暴露具有岛状的在x方向上的两个相邻阻挡层763。然而，备选地，第三绝缘层751可以形成为分别暴露阻挡层763。根据示例实施例，第三绝缘层751可以通过如下形成：形成覆盖阻挡层763以及第一和第二绝缘层732和736的绝缘层（未示出），然后图案化该绝缘层以暴露阻挡层763的一部分。第三绝缘层751可以用作用于形成下电极的模具层。
参照图10C，下电极层764共形地形成在阻挡层763以及第一、第二和第三绝缘层732、736和751上。下电极层764在第三绝缘层751的侧壁上的厚度可以类似于下电极层764在阻挡层763上的厚度。
参照图10D，下电极层764被图案化且分隔为具有沿着y方向的多个线性形状。根据示例实施例，下电极层764的形成在第一绝缘层732上的部分被去除，下电极层764的保留部分以多个线性形状延伸，共形地形成在第三绝缘层751的顶部表面和侧壁上。第四绝缘层753形成在保留的下电极层764以及暴露的第一和第二绝缘层732和736上。第四绝缘层753的顶表面可以被平坦化，直到暴露第三绝缘层751的顶表面。在图10D中，下电极层764形成在阻挡层763上以及第三绝缘层751的侧壁上，并具有在y方向上的“L”状截面。然而，备选地，下电极层764可以形成在阻挡层763上以及第三绝缘层751的侧壁上，并具有在y方向上的矩形截面。
参照图10E，下电极层764在x方向上被图案化以去除下电极层764在第二绝缘层736上的部分，第五绝缘层755形成在暴露的第二绝缘层736上。因而，下电极层764可以在阻挡层763上具有在x方向和y方向上彼此间隔开的多个岛状。
参照图10F，下电极764a通过去除下电极层764的顶部而形成（参照图10E），第二凹陷765形成在下电极764a上。填充第二凹陷765的相变材料层图案766形成在下电极764a上。
参照图10G，在x方向上延伸的上电极768形成在相变材料层图案766、第三绝缘层751和第五绝缘层755上。在图10G中，上电极768在x方向上延伸并同时连接到在x方向上间隔开的相变材料层图案766的每一个，但是备选地，上电极768可以形成在第二凹陷765中的相变材料层图案766上，且在x方向上间隔开。在x方向上延伸的位线752形成在上电极768上。半导体器件700通过执行以上工艺而形成。
图11A至图11C是用于描述根据本发明构思示例实施例的制造半导体器件800的方法的透视图。
参照图11A，第一初始半导体层822a形成在其上形成有多个隔离层815和第一半导体层818的基板810上。根据示例实施例，第一初始半导体层822a采用第一半导体层818的顶表面作为籽晶层通过执行SEG工艺从第一半导体层818的暴露顶表面生长。例如，第一初始半导体层822a可以是没有用杂质掺杂的单晶半导体层。备选地，第一初始半导体层822可以为用少量第二杂质掺杂的单晶半导体层，该第二杂质具有与包括在第一半导体层818中的第一杂质相同的导电类型。
第二初始半导体层823a形成在第一初始半导体层822a上。根据示例实施例，第二初始半导体层823a可以采用第一初始半导体层822a的顶表面作为籽晶层通过执行SEG工艺而形成。另外，可以在执行SEG工艺的同时原位地掺杂杂质离子。例如，第二初始半导体层823a可以通过原位掺杂第三杂质而形成，该第三杂质具有与第一杂质不同的导电类型。因而，第二初始半导体层823a可以是第三杂质掺杂的单晶半导体层。第三杂质可以为p型杂质，例如B、Ga或In。
因而，第一和第二初始半导体层822a和823a可以被称为初始半导体层821。当第一和第二初始半导体层822a和823a的每一个通过SEG工艺形成时，可以不执行注入杂质的工艺。
参照图11B，导电结构820和绝缘层结构830通过执行以上参照图4C至图4F描述的工艺而形成。导电结构820可以包括第一半导体层818、第二半导体层822和第三半导体层823，并且绝缘层结构830可以包括第一和第二绝缘层832和836。
根据示例实施例，初始半导体层821可以通过图案化初始半导体层821而分隔从而在第一方向（图11B的y方向）上延伸，并且隔离层815的顶表面被暴露。因而，第一和第二初始半导体层822a和823a都在y方向上延伸。
第一绝缘层832形成在隔离层815的暴露顶表面和初始半导体层821的侧壁上。
第二和第三半导体层822和823通过在垂直于第一方向的第二方向（图11B的x方向）上以给定（或者，预定）深度图案化第一和第二初始半导体层822a和823a以及第一绝缘层832而形成。这里，第二初始半导体层823a可以被蚀刻得比其深度深，从而在y方向上分隔。因而，形成在x方向和y方向上分隔的多个第三半导体层823。此外，第二半导体层822的顶表面的一部分可以被蚀刻，并且第二半导体层822可以仍在y方向上延伸。
第二绝缘层836形成在第二和第三半导体层822和823的通过图案化工艺暴露的侧壁以及第一绝缘层832的侧壁上。
参照图11C，包括欧姆层图案842、下电极844、相变材料层图案846和上电极848的相变存储单元840可以通过执行以上参照图4G描述的工艺而形成。
通过执行以上工艺完成半导体器件800。
图12A至图12C是用于描述根据本发明构思示例实施例的制造半导体器件900的方法的截面图。
参照图12A，隔离层915形成在分成单元区域I和周边电路区域II的基板910上。
包括栅极绝缘层972、栅极电极974、硬掩模976和间隔物978的栅极结构970形成在周边电路区域II中的基板910上。根据示例实施例，栅极电极974可以采用导电材料形成，例如掺杂多晶硅、金属或金属氮化物。栅极电极974可以具有单层或多层结构。例如，栅极电极974可以具有掺杂多晶硅层和金属层的多层结构，在示例实施例中，扩散阻挡层（未示出）可以进一步形成在多晶硅和金属层之间。栅极绝缘层972可以采用高电介电材料形成，例如硅氧化物、硅氮化物或金属氧化物。硬掩模976可以采用硅氮化物形成。
杂质区域912利用栅极结构970作为离子注入掩模而形成在基板910的邻近栅极结构970的上部。
覆盖栅极结构970的阻挡绝缘层980形成在周边电路区域II中的基板910上。阻挡绝缘层980可以采用硅氮化物形成。例如，阻挡绝缘层980可以采用与接下来的工艺中形成在单元区域I中的绝缘层（未示出）具有蚀刻选择性的材料形成。
参照图12B，第一半导体层918通过对单元区域I中的基板910执行离子注入工艺而形成。在图12B中，周边电路区域II的杂质区域912和第一半导体层918通过分开的工艺形成，但是备选地，第一半导体层918可以根据第一半导体层918的杂质浓度和类型而与周边电路区域II的杂质区域912同时形成。
初始半导体层921采用基板910的暴露顶表面作为籽晶层通过执行SEG工艺形成。在图12B中，小面921f形成在初始半导体层921的接触基板910的部分处，但是备选地，可以不形成小面921f，并且初始半导体层921可以覆盖隔离层915的整个顶表面。初始半导体层921可以具有与阻挡绝缘层980类似的高度。因而，易于执行在接下来的工艺中的平坦化绝缘层（未示出）的工艺。
参照图12C，导电结构920和绝缘层结构930通过执行以上参照图4C至图4F描述的工艺形成。导电结构920可以包括第一半导体层918、第二半导体层922和第三半导体层923。绝缘层结构930可以包括彼此交叉的第一绝缘层（未示出）和第二绝缘层（未示出），如图4F所示。
相变存储单元960和位线952通过执行以上参照图10A至图10G描述的工艺而形成在导电结构920和绝缘层结构930上。相变存储单元960可以包括依次形成在第三半导体层923上的欧姆层图案962、阻挡层963、下电极964a、相变材料层图案966和上电极968。通过执行以上工艺完成半导体器件900。
尽管已经参照其示例实施例具体示出并描述了本发明构思，但是将理解，可以进行形式和细节上的各种变化而不脱离权利要求书的精神和范围。
本申请要求于2012年3月7日在韩国知识产权局提交的韩国专利申请No.10-2012-0023599的权益，其公开内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
第一半导体层，在基板上且在第一方向上延伸，所述第一半导体层具有第一导电类型；
多个第二半导体层，在所述第一半导体层上且在所述第一方向上间隔开，所述多个第二半导体层具有第二导电类型；以及
绝缘层结构，围绕所述第一半导体层的侧壁和所述多个第二半导体层的侧壁。
2.根据权利要求1所述的半导体器件，其中所述第一半导体层和所述多个第二半导体层具有与所述基板相同的晶向。
3.根据权利要求1所述的半导体器件，其中所述第一半导体层的侧壁具有斜面。
4.根据权利要求1所述的半导体器件，其中所述第一半导体层在垂直于所述第一方向的第二方向上的宽度小于或等于30nm。
5.根据权利要求1所述的半导体器件，其中所述多个第二半导体层的每一个在垂直于所述第一方向的第二方向上的宽度小于或等于30nm。
6.根据权利要求1所述的半导体器件，其中所述第一半导体层的下部宽度大于所述第一半导体层的上部宽度。
7.根据权利要求1所述的半导体器件，其中所述第一半导体层的第一上部表面高于所述第一半导体层的第二上部表面，其中所述多个第二半导体层形成在所述第一上部表面上，所述多个第二半导体层没有形成在所述第二上部表面上。
8.根据权利要求1所述的半导体器件，其中其上形成所述多个第二半导体层的所述第一半导体层的高度大于其上没有形成所述多个第二半导体层的所述第一半导体层的高度。
9.根据权利要求1所述的半导体器件，其中所述第一半导体层包括在一端接触所述基板的至少一个小面，所述至少一个小面从所述基板的上表面以一角度倾斜。
10.根据权利要求1所述的半导体器件，还包括：
界面层，在所述第一半导体层和所述绝缘层结构的界面上以及在所述多个第二半导体层和所述绝缘层结构的界面上。
11.根据权利要求10所述的半导体器件，其中所述界面层是热氧化物层。
12.根据权利要求1所述的半导体器件，其中所述绝缘层结构包括：
第一绝缘层，填充第一沟槽且在所述第一方向上延伸，所述第一沟槽由所述基板的上表面以及所述第一半导体层的侧壁和所述多个第二半导体层的侧壁限定；以及
第二绝缘层，填充第二沟槽且在垂直于所述第一方向的第二方向上延伸，所述第二沟槽由所述第一半导体层没有被所述多个第二半导体层覆盖的上表面和所述多个第二半导体层的侧壁限定。
13.根据权利要求1所述的半导体器件，其中
所述第一半导体层为多个第一半导体层，
所述绝缘层结构的底部在所述多个第一半导体层中的相邻的半导体层之间在所述第一方向上延伸，并且
所述绝缘层结构的上部具有在所述第一方向和垂直于所述第一方向的第二方向上连接的网格形状。
14.一种半导体器件，包括：
基板，包括单元区域和周边电路区域；
多个栅极结构，在所述周边电路区域中的所述基板上；
阻挡绝缘层，覆盖所述周边电路区域中的所述基板上的所述多个栅极结构；
多个第一半导体层，在所述单元区域中的所述基板上；
多个第二半导体层，在所述多个第一半导体层上；
多个相变存储单元，在所述多个第二半导体层上，所述多个相变存储单元的每一个包括下电极、相变材料层图案和上电极；以及
绝缘层结构，围绕所述多个第一半导体层的侧壁和所述多个第二半导体层的侧壁。
15.根据权利要求14所述的半导体器件，其中
所述多个第一半导体层具有与所述基板相同的晶向，并且
所述多个第一半导体层的第一上部表面高于所述多个第一半导体层的第二上部表面，其中所述多个第二半导体层形成在所述第一上部表面上，所述多个第二半导体层没有形成在所述第二上部表面上。
16.一种半导体器件，包括：
多个第一导电结构，在基板上在第一方向上延伸；以及
多个第二导电结构，在所述多个第一导电结构上，在第二方向上延伸且在所述第一方向上间隔开，
其中所述多个第一导电结构和所述多个第二导电结构包括单晶半导体层。
17.根据权利要求16所述的半导体器件，其中所述多个第一导电结构和所述多个第二导电结构具有与所述基板相同的晶向。
18.根据权利要求16所述的半导体器件，还包括：
绝缘层结构，围绕所述多个第一导电结构的侧壁和所述多个第二导电结构的侧壁；以及
多个相变存储单元，在所述多个第二导电结构上，所述多个相变存储单元的每一个包括下电极、相变材料层图案和上电极。
19.根据权利要求16所述的半导体器件，其中所述多个第一导电结构的侧壁具有斜面。
20.根据权利要求1所述的半导体器件，其中所述多个第一导电结构的下部宽度大于所述多个第一导电结构的上部宽度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110635033A (zh) * 2019-10-11 2019-12-31 东华大学 一种B-Sb-Te相变材料、相变存储单元及其制备方法
WO2020034084A1 (en) * 2018-08-14 2020-02-20 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3d memory and methods of making the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008317B1 (ko) * 2012-03-07 2019-08-07 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206429A2 (en) * 1998-11-16 2003-11-06 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
CN101221923A (zh) * 2006-11-20 2008-07-16 旺宏电子股份有限公司 栅极二极管非易失性存储器工艺
US20100117049A1 (en) * 2008-11-07 2010-05-13 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4274566B2 (ja) * 2005-04-25 2009-06-10 エルピーダメモリ株式会社 半導体装置の製造方法
JP2007141889A (ja) * 2005-11-14 2007-06-07 Renesas Technology Corp 半導体装置およびその製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
KR20080100053A (ko) * 2007-05-11 2008-11-14 주식회사 하이닉스반도체 피엔 다이오드를 이용한 상변화 기억 소자의 제조방법
KR20090026674A (ko) 2007-09-10 2009-03-13 주식회사 하이닉스반도체 수직형 피엔 다이오드의 형성방법
US7704849B2 (en) * 2007-12-03 2010-04-27 Micron Technology, Inc. Methods of forming trench isolation in silicon of a semiconductor substrate by plasma
KR20090076223A (ko) 2008-01-08 2009-07-13 주식회사 하이닉스반도체 더블 패터닝 방식을 이용하여 형성되는 콘택홀을 구비한상변화 메모리 소자의 제조방법
KR100971423B1 (ko) * 2008-04-04 2010-07-21 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조방법
KR100962020B1 (ko) 2008-08-04 2010-06-08 주식회사 하이닉스반도체 상변화 메모리 소자 제조 방법
US8080443B2 (en) * 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
KR20100075015A (ko) 2008-12-24 2010-07-02 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101035181B1 (ko) 2009-04-03 2011-05-17 주식회사 하이닉스반도체 메모리 소자의 스위칭 소자 및 그 형성방법
JP2010250554A (ja) 2009-04-15 2010-11-04 Sony Corp メニュー表示装置、メニュー表示方法およびプログラム
US8390058B2 (en) * 2009-06-12 2013-03-05 Aplha and Omega Semiconductor Incorporated Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
KR101097440B1 (ko) 2009-12-16 2011-12-23 주식회사 하이닉스반도체 크로스 패터닝 기법을 이용한 상변화 메모리 장치의 제조방법
KR101661306B1 (ko) * 2010-02-23 2016-09-30 삼성전자 주식회사 반도체 소자 및 그 제조방법
US8969974B2 (en) * 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030206429A2 (en) * 1998-11-16 2003-11-06 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
CN101221923A (zh) * 2006-11-20 2008-07-16 旺宏电子股份有限公司 栅极二极管非易失性存储器工艺
US20100117049A1 (en) * 2008-11-07 2010-05-13 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020034084A1 (en) * 2018-08-14 2020-02-20 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3d memory and methods of making the same
US10892275B2 (en) 2018-08-14 2021-01-12 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3D memory and methods of making the same
US11600637B2 (en) 2018-08-14 2023-03-07 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3D memory and methods of making the same
US11600636B2 (en) 2018-08-14 2023-03-07 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3D memory and methods of making the same
US11765898B2 (en) 2018-08-14 2023-09-19 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3D memory and methods of making the same
US11910602B2 (en) 2018-08-14 2024-02-20 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3D memory and methods of making the same
CN110635033A (zh) * 2019-10-11 2019-12-31 东华大学 一种B-Sb-Te相变材料、相变存储单元及其制备方法

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Publication number Publication date
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