CN103279704A - 一种芯片物理完整性检测装置与系统 - Google Patents
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Abstract
本发明公开了一种芯片物理完整性检测装置与系统，涉及芯片物理完整性检测领域。可以准确检测芯片物理完整性是否遭到破坏，检测装置包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。检测系统包括控制器和所述的检测装置，所述电平检测模块输出的异常信号传递至控制器。本发明无需上拉或者下拉电阻，减小了完整性检测装置的面积。
Description
技术领域
本发明涉及芯片物理完整性检测领域。
背景技术
芯片的侵入式攻击，也称为物理攻击，是指攻击者通过物理手段(如借助特殊的仪器设备)，对芯片内部所展开的信息窥探和恶意破坏行为。包括剥离、探针、聚焦离子束FIB等。现阶段针对物理攻击的解决办法之一是顶层金属检测。当芯片遭受物理攻击时，顶层金属会遭到破坏，检测装置会检测到顶层金属受到破坏而发出报警信号。
现有的顶层金属检测一般采用上拉电阻式检测方式或下拉电阻式检测方式。上拉电阻检测方式指金属检测线网一端接地，另一端通过一个大阻值的上拉电阻接到电源。控制器对金属检测线网连接上拉电阻的端点的电位进行检测。下拉电阻检测方式的电路结构类似。
通过检测点的电位变化可知金属检测线网的完整性。当金属检测线网是完整的，金属线网的阻值与上拉电阻的阻值相比很小，所以检测点电位为0。当金属检测线网受到破坏而断路时，检测点电位为1。
上拉(或下拉)电阻电平检测方式存在一些缺点：
1)上拉(或下拉)电阻阻值大，占用面积大。
2)上拉(或下拉)电阻不能直接放在标准单元区域，版图物理实现困难。
3)漏电大，正常时从电源到地一直有电流。
为解决上述的检测方式存在的缺点，本发明提供了一种采用链式结构的芯片物理完整性检测装置和系统。
发明内容
本发明所要解决的技术问题是为了减小完整性检测装置的面积，准确检测芯片物理完整性是否遭到破坏，提出一种芯片物理完整性检测装置与系统。
为了解决上述技术问题，本发明提供的技术方案如下：
一种芯片物理完整性检测装置，包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，
所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。
进一步地，所述多个电平检测模块分为一个或者多个组；每组电平检测模块依次相连组成一条链式检测电路。
进一步地，所述链式检测电路中有一个或者多个电平检测模块检测到电位异常，则所述链式检测电路输出异常信号。
进一步地，所述检测点设置在金属检测线网覆盖的关键区域。
进一步地，关键区域包括存储器区域、加解密算法区域、密钥区域，安全地址区域。
进一步地，所述电平检测模块还用于当接收到前级的电平检测模块输出的异常信号时，输出异常信号。
进一步地，所述电平检测模块包括：第一上拉器件TIEH、数据选择器MUX、保持电路HOLD、异或门XOR、第二上拉器件TIEH、第一寄存器FF、或门OR和第二寄存器FF，所述数据选择器MUX的高选通输入端与所述第一上拉器件TIEH的输出端相连，所述数据选择器MUX的低选通输入端与所述检测点相连，所述数据选择器MUX的选择控制端口SEL接入检测频率控制信号，所述数据选择器MUX的输出端通过保持电路HOLD与所述异或门XOR的第一输入端相连，所述异或门XOR的第二输入端接入所述检测频率控制信号，所述第一寄存器FF的数据输入端D与所述第二上拉器件TIEH的输出端相连，所述第一寄存器FF的触发信号输入端与所述异或门XOR的输出端相连，所述第一寄存器FF的数据输出端Q与所述或门OR的第一输入端相连，所述或门OR的第二输入端与前级电平检测模块第二寄存器FF的数据输出端相连，所述或门OR的输出端与所述第二寄存器FF的数据输入端D相连，所述第二寄存器FF的触发信号输入端接入时钟信号，所述第二寄存器FF的数据输出端Q与后级电平检测模块中或门OR的第二输入端相连；所述第一寄存器FF和第二寄存器FF的使能信号端EN分别接入系统控制信号，控制所述第一寄存器FF和/或第二寄存器FF的复位和/或正常工作，当检测点的电位异常或者前级电平检测模块中的第二寄存器FF输出异常信号，则所述第二寄存器FF的数据输出端Q输出异常信号。
进一步地，所述检测点电位异常为电位悬空，所述前级电平检测模块中的第二寄存器FF输出异常信号为输出“1”，所述第一寄存器FF和第二寄存器FF为上升沿触发，所述第二寄存器FF的数据输出端Q输出异常信号为输出“1”。
芯片物理完整性检测系统包括控制器和所述的检测装置，所述电平检测模块输出的异常信号传递至控制器。
进一步地，所述控制器根据异常信号将所述芯片的存储器清零和/或停止芯片当前工作和/或复位系统。
当金属检测线网任意一处检测点的电位悬空，都会被与之相连的电平检测模块检测到并输出异常检测值，异常检测值会单独发送给控制器或者沿着链式检测电路传递下去给控制器，控制器立即进行相应的安全应对机制，如存储器清零、芯片停止工作等，无需上拉或者下拉电阻，减小了完整性检测装置的面积。
附图说明
图1为本发明实施例的芯片物理完整性检测系统的结构示意图；
图2为本发明实施例的电平检测模块的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
如图1所示，本发明实施例的芯片物理完整性检测装置，包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，
所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。
本发明实施例中的金属检测线网可以覆盖全芯片，也可以只覆盖住关键区域。关键区域主要包括存储器区域、加解密算法区域、密钥区域，安全地址区域。
芯片可以划分成不同区域，各个区域的金属检测线网的形状可以不同。金属检测线网一端接地，且在金属检测线网上离散分布一些检测点，所述检测点可以设置在金属检测线网覆盖的关键区域和/或关键地址。电平检测模块与检测点一一对应，电平检测模块的检测输入端与金属检测线网的检测点相连，电平检测模块可以检测到检测点的电位是正常还是异常。设置多个检测点，还可以对受到攻击的位置做出判断，检测点正常电位为0，异常电位为悬空，沿电流方向，第一个被检测到电位为悬空的检测点，输出异常信号，则受到攻击的位置在上一个检测点和电位悬空的检测点之间。
本发明实施例的还提供一种芯片物理完整性检测系统，除了包括上述检测装置外，还包括一控制器，所述电平检测模块输出的异常信号传递至控制器。
所述控制器根据异常信号将所述芯片的存储器清零和/或停止芯片当前工作和/或复位系统。
本发明实施例的检测装置或检测系统中的多个电平检测模块分为一个或者多个组；每组电平检测模块依次相连组成一条链式检测电路，在检测系统中链式检测电路的输出信号连接到芯片的控制器。
所述链式检测电路中有一个或者多个电平检测模块检测到电位异常，则所述链式检测电路输出异常信号。一条链式检测电路中的电平检测模块个数不限。
如图2所示，电平检测模块由数字标准单元构成。电平检测模块的检测频率受检测频率控制信号控制。检测频率可以根据不同时刻、不同应用动态调整。所述电平检测模块包括：所述电平检测模块包括：第一上拉器件TIEH、数据选择器MUX、保持电路HOLD、异或门XOR、第二上拉器件TIEH、第一寄存器FF、或门OR和第二寄存器FF，所述数据选择器MUX的高选通输入端与所述第一上拉器件TIEH的输出端相连，所述数据选择器MUX的低选通输入端与所述检测点相连，所述数据选择器MUX的选择控制端口SEL接入检测频率控制信号，所述数据选择器MUX的输出端通过保持电路HOLD与所述异或门XOR的第一输入端相连，所述异或门XOR的第二输入端接入所述检测频率控制信号，所述第一寄存器FF的数据输入端D与所述第二上拉器件TIEH的输出端相连，所述第一寄存器FF的触发信号输入端与所述异或门XOR的输出端相连，所述第一寄存器FF的数据输出端Q与所述或门OR的第一输入端相连，所述或门OR的第二输入端与前级电平检测模块第二寄存器FF的数据输出端相连，所述或门OR的输出端与所述第二寄存器FF的数据输入端D相连，所述第二寄存器FF的触发信号输入端接入时钟信号，所述第二寄存器FF的数据输出端Q与后级电平检测模块中或门OR的第二输入端相连；所述第一寄存器FF和第二寄存器FF的使能信号端EN分别接入系统控制信号，控制所述第一寄存器FF和/或第二寄存器FF的复位和/或正常工作，当检测点的电位异常或者前级电平检测模块中的第二寄存器FF输出异常信号，则所述第二寄存器FF的数据输出端Q输出异常信号。
本发明实施例中所述检测点电位异常为电位悬空，所述前级电平检测模块中的第二寄存器FF输出异常信号为输出“1”，所述第一寄存器FF和第二寄存器FF为上升沿触发，所述第二寄存器FF的数据输出端Q输出异常信号为输出“1”。
数据选择器MUX201，它的选择控制端口SEL连接检测频率控制信号FRE_CTRL。当选择控制端口SEL为高电平时，数据选择器MUX201输出值为高选通输入端的值；当选择控制端口SEL为低电平时，数据选择器MUX201输出值为低选通输入端的值。
第一上拉器件TIEH和第二上拉器件TIEH，输出高电平。
保持电路HOLD202，即双稳态电路。在没有外来触发信号的作用下，电路始终处于原来的稳定状态。在外加输入触发信号作用下，双稳态电路从一个稳定状态翻转到另一个稳定状态。
异或门XOR203，比较数据选择器MUX201的输出值和频率检测控制信号FRE_CTRL。如果检测输入端detect_point电位正常为0时，数据选择器MUX201输出值和频率检测控制信号FRE_CTRL的波形一致，异或门XOR203输出值为0；如果检测输入端detect_point电位悬空时，异或门XOR203输出值为1。
第一寄存器FF204，D端为数据输入端，Q为数据输出端。当异或门XOR203输出变为1时，第一寄存器FF204的输出一直为1。
或门OR205，第一寄存器FF204的输出端和前级输入端data_in至少一个为1时，或门输出值为1。
第二寄存器FF206，D端为数据输入端，Q为数据输出端。当时钟有效沿到来时，对输入端值进行采样并输出。
两个或两个以上的电平检测模块依次相连，每个电平检测模块的输出端第二寄存器FF206的数据输出端data_out接到下一个电平检测模块的或门OR205的前级输入端data_in。这样一系列的电平检测模块就构成了一条链式检测电路。
链式检测电路中的任意一级模块对应的检测点电位异常时，该级模块输出异常信号，并且异常信号会沿着链式检测电路传递下去，前级输出异常信号，则本级输出异常信号，链式检测电路输出的报警信号变为有效(这里沿电流方向，电流先经过的相对于电流后经过的为前级)。所以任意一个检测点的电位异常，都会通过链式结构传递下去最后发出报警信号。
链式检测电路最后一级模块输出的报警信号会连接到控制器，可以假定报警信号有效即链式检测电路输出为高电平，则控制器立即进行相应的安全应对机制，如芯片停止工作，存储器清零等。
本发明实施例的优势在于：
1，电平检测模块采用数字标准单元构成，相比于目前的上拉或下拉式电阻的检测方式，具有面积小，漏电流小，物理版图易于实现的优点。
2，检测结果信号采用链式电路进行传送。金属检测线网任意一处检测点的电位悬空，都会被与之相连的电平检测模块检测到并输出异常检测值，异常检测值会沿着链式检测电路传递下去最后发出报警信号给控制器，控制器立即进行相应的安全应对机制。
虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种芯片物理完整性检测装置，其特征在于，所述检测装置包括金属检测线网和多个电平检测模块，所述金属检测线网一端接地，在所述金属检测线网上设置多个检测点，每个检测点连接一个电平检测模块，
所述电平检测模块，用于检测与其连接的检测点的电位，当所述检测点的电位异常时，输出异常信号。
2.根据权利要求1所述的检测装置，其特征在于，所述多个电平检测模块分为一个或者多个组；每组电平检测模块依次相连组成一条链式检测电路。
3.根据权利要求2所述的检测装置，其特征在于，所述链式检测电路中有一个或者多个电平检测模块检测到电位异常，则所述链式检测电路输出异常信号。
4.根据权利要求1所述的检测装置，其特征在于，所述检测点设置在金属检测线网覆盖的关键区域。
5.根据权利要求4所述的检测装置，其特征在于，关键区域包括存储器区域、加解密算法区域、密钥区域，安全地址区域。
6.根据权利要求2所述的检测装置，其特征在于，所述电平检测模块还用于当接收到前级的电平检测模块输出的异常信号时，输出异常信号。
7.根据权利要求2所述的检测装置，其特征在于，所述电平检测模块包括：第一上拉器件TIEH、数据选择器MUX、保持电路HOLD、异或门XOR、第二上拉器件TIEH、第一寄存器FF、或门OR和第二寄存器FF，所述数据选择器MUX的高选通输入端与所述第一上拉器件TIEH的输出端相连，所述数据选择器MUX的低选通输入端与所述检测点相连，所述数据选择器MUX的选择控制端口SEL接入检测频率控制信号，所述数据选择器MUX的输出端通过保持电路HOLD与所述异或门XOR的第一输入端相连，所述异或门XOR的第二输入端接入所述检测频率控制信号，所述第一寄存器FF的数据输入端D与所述第二上拉器件TIEH的输出端相连，所述第一寄存器FF的触发信号输入端与所述异或门XOR的输出端相连，所述第一寄存器FF的数据输出端Q与所述或门OR的第一输入端相连，所述或门OR的第二输入端与前级电平检测模块第二寄存器FF的数据输出端相连，所述或门OR的输出端与所述第二寄存器FF的数据输入端D相连，所述第二寄存器FF的触发信号输入端接入时钟信号，所述第二寄存器FF的数据输出端Q与后级电平检测模块中或门OR的第二输入端相连；所述第一寄存器FF和第二寄存器FF的使能信号端EN分别接入系统控制信号，控制所述第一寄存器FF和/或第二寄存器FF的复位和/或正常工作，当检测点的电位异常或者前级电平检测模块中的第二寄存器FF输出异常信号，则所述第二寄存器FF的数据输出端Q输出异常信号。
8.根据权利要求7所述的检测装置，其特征在于，所述检测点电位异常为电位悬空，所述前级电平检测模块中的第二寄存器FF输出异常信号为输出“1”，所述第一寄存器FF和第二寄存器FF为上升沿触发，所述第二寄存器FF的数据输出端Q输出异常信号为输出“1”。
9.一种芯片物理完整性检测系统，其特征在于，所述检测系统包括控制器和权利要求1-8任一所述的检测装置，所述电平检测模块输出的异常信号传递至控制器。
10.根据权利要求9所述的检测系统，其特征在于，所述控制器根据异常信号将所述芯片的存储器清零和/或停止芯片当前工作和/或复位系统。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| CN201310228364.0A CN103279704B (zh) | 2013-06-08 | 2013-06-08 | 一种芯片物理完整性检测装置与系统 |
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|---|---|
| CN103279704A true CN103279704A (zh) | 2013-09-04 |
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|---|---|---|---|
| CN201310228364.0A Active CN103279704B (zh) | 2013-06-08 | 2013-06-08 | 一种芯片物理完整性检测装置与系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112287303A (zh) * | 2020-12-24 | 2021-01-29 | 北京中超伟业信息安全技术股份有限公司 | 一种适用于可溯源保密介质的销毁设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN202512206U (zh) * | 2011-11-17 | 2012-10-31 | 大唐微电子技术有限公司 | 芯片物理完整性探测装置和系统 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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