CN202512206U

CN202512206U - 芯片物理完整性探测装置和系统

Info

Publication number: CN202512206U
Application number: CN2011204570843U
Authority: CN
Inventors: 陈百顺; 朱磊; 孙东昱
Original assignee: Datang Microelectronics Technology Co Ltd
Current assignee: Datang Microelectronics Technology Co Ltd
Priority date: 2011-11-17
Filing date: 2011-11-17
Publication date: 2012-10-31
Anticipated expiration: 2021-11-17

Abstract

本实用新型提供了一种芯片物理完整性探测装置和系统。涉及集成电路的安全防护技术；解决了现有芯片保护技术不能满足芯片安全性能要求的问题。该装置包括：至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；所述受控开关经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关对应的探测器；所述探测器接收其对应的受控开关经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。本实用新型提供的技术方案适用于集成电路芯片，实现了高可靠性的芯片物理完整性检测机制。

Description

芯片物理完整性探测装置和系统

技术领域

本实用新型涉及集成电路的安全防护技术，具体涉及一种芯片物理完整性探测装置和系统。

背景技术

芯片的应用环境越来越复杂，比如网络环境、手机应用环境受到黑客、软件攻击的几率越来越大，另一方面芯片本身的应用对芯片的安全性也提出了更高的要求，比如社保类智能卡、银行卡、USB key等。芯片应用的变化要求芯片具备更高的安全性能，而现有的芯片保护技术不能满足这一需求。

实用新型内容

本实用新型提供了一种芯片物理完整性探测装置和系统，解决了现有芯片保护技术不能满足芯片安全性能要求的问题。

一种芯片物理完整性探测装置，包括至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；

所述受控开关经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关对应的探测器；

所述探测器接收其对应的受控开关经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。

优选的，所述外部测试信号具体为写入所述受控开关的控制字。

优选的，所述受控开关为缓冲器(buffer)，该受控开关对应的探测器为反相器(inverter)；或，所述受控开关为buffer，该受控开关对应的探测器为buffer；或，所述受控开关为inverter，该受控开关对应的探测器为buffer。

优选的，所述金属完整性检测线网覆盖于芯片部分或全部表面，所述芯片表面包括芯片顶面、芯片内金属布线间隙和芯片侧边。

优选的，所述金属完整性检测线网为单层线路平铺；或，

所述金属完整性检测线网为多层线路堆叠，不同层线路之间成任意度数夹角。

优选的，所述金属完整性检测线网包括连接于一受控开关和一该受控开关对应的探测器的线路，每条线路线宽2um～3um，相邻的两条线路或同一条线路平行相邻的两条线路段之间的间距为1um～2um。

优选的，所述受控开关和探测器均具体为可控互补金属氧化物半导体(CMOS)器件，或集成电路开发受控器件。

本发明还提供了一种芯片物理完整性探测系统，包括状态检测控制单元和至少一个上述的芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连；

所述状态检测控制单元通过所述数据写入端向所述芯片物理完整性探测装置写入测试信号，通过所述芯片物理完整性装置的数据输出端读取该芯片物理完整性装置输出的信号。

优选的，在所述芯片物理完整性探测系统包括两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置。

优选的，所述状态检测控制单元为中央处理器(CPU)或数字信号处理器(DSP)或协处理器或数字电路逻辑模块或模拟电路模拟模块。

本发明提供了一种芯片物理完整性探测装置和系统，由状态检测控制单元控制至少一个芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连，所述状态检测控制单元通过所述数据写入端向所述芯片物理完整性探测装置写入测试信号，通过所述芯片物理完整性装置的数据输出端读取该芯片物理完整性装置输出的信号，在系统中存在两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置，实现了同一芯片上多个不同金属完整性检测线网覆盖检测的机制，解决了现有芯片保护技术不能满足芯片安全性能要求的问题。

附图说明

图1为现有技术中通过探测线进行芯片保护探测的原理示意图；

图2为本实用新型的实施例提供的一种芯片物理完整性探测装置的结构示意图；

图3为本实用新型的实施例提供的一种芯片物理完整性探测系统的结构示意图；

图4为本实用新型的MIS1、MIS2和MIN的连接关系示意图；

图5为在shield(MIN)完整的情况下，MIS1、MIS2和MIN的工作原理示意图；

图6为在shield(MIN)被破坏的情况下，MIS1、MIS2和MIN的工作原理示意图；

图7为多MIS1与多MIS2相对应时的连接关系示意图；

图8为状态检测控制单元轮询原理的示意图。

具体实施方式

现有的芯片保护技术主要存在以下缺陷：

1、采用被动检测技术：其检测的是静态信号，如图1所示，即芯片中每一根探测线上的电平固定，不可改变，靠探测这个固定电平是否变化来确定是否收到攻击，其设计原理上无法解决同一电平信号(0、0之间或1、1之间)被短接，造成探测功能失效的问题。

2、检测方式固定不可配置：现有技术中，具有多根覆盖芯片表面的探测线，可以被配置成不同的电平组合，但其配置后的状态不可改变，原理上无法实现不同产品之间的不同设置要求，同款芯片容易被同样方式攻击。也就是说在同一款芯片上，无法达到芯片1和芯片2探测配置的差别设置，完全无法应对这样一种攻击情况：芯片攻击者根据分析芯片1的结果直接推断出芯片2的情况，直接进一步攻击。

3、布线采用规则走线，布线规律容易分析。

为了解决上述问题，本实用新型提供了一种芯片物理完整性探测装置和系统。下文中将结合附图对本实用新型的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

首先结合附图，对本实用新型的实施例一进行说明。

本实用新型(顶层覆盖检测)涉及对芯片采取一定的物理保护，增强芯片抵抗物理攻击的能力，特别是在芯片的完整性受到破坏时(比如FIB、探针、去层)能够探测到，并发出报警信息，供芯片采取相应措施(比如停止工作、清除存储器等动作)。现有覆盖技术多采用静态检测，比较容易实施攻击，而且现有覆盖多采用简单的均匀布线技术，也比较容易实施针对布线的攻击。本实用新型提供的芯片物理完整性探测装置和系统针对这些问题做了重大改进，采用新的技术，包括：一采用主动防御，二、是检测线分布无序化。

本实用新型提供的芯片物理完整性探测装置，其结构如图2所示，包括：

至少一个受控开关201，每个受控开关201对应有一个或多个探测器202，所述探测器202和其对应的受控开关201通过覆盖在芯片表面的金属完整性检测线网相连接；

所述受控开关201经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关201对应的探测器202；

所述探测器202接收其对应的受控开关201经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。

优选的，所述受控开关201为缓冲器(buffer)，该受控开关201对应的探测器为反相器(inverter)；或，所述受控开关201为buffer，该受控开关201对应的探测器为buffer；或，所述受控开关201为inverter，该受控开关201对应的探测器为buffer。

优选的，所述金属完整性检测线网为单层线路平铺；或，

优选的，所述金属完整性检测线网包括连接于一受控开关201和一该受控开关201对应的探测器202的线路，每条线路线宽2um～3um，相邻的两条线路或同一条线路平行相邻的两条线路段之间的间距为1um～2um。在具体探测时，各条线路上的外部探测信号互相独立，不同的线路上可能接收到不同的外部探测信号。

优选的，所述受控开关201和探测器202均具体为可控CMOS器件，或集成电路开发受控器件。

下面结合附图，对本实用新型提供的一种芯片物理完整性探测系统进行说明。

本实用新型提供了一种芯片物理完整性探测系统，其结构如图3所示，包括状态检测控制单元301和至少一个如本实用新型的实施例一所述的芯片物理完整性探测装置302，所述状态检测控制单元301一端与所述芯片物理完整性探测装置302的数据写入端相连，所述状态检测控制单元301的另一端与所述芯片物理完整性装置302的数据输出端相连；

所述状态检测控制单元301通过所述数据写入端向所述芯片物理完整性探测装置302写入测试信号，通过所述芯片物理完整性装置302的数据输出端读取该芯片物理完整性装置301输出的信号。

优选的，在所述芯片物理完整性探测系统包括两个或两个以上所述芯片物理完整性探测装置302时，各芯片物理完整性探测装置302的金属完整性检测线网覆盖所述芯片表面的部分或全部位置。

优选的，所述状态检测控制单元301为中央处理器(CPU)或DSP或协处理器或数字电路逻辑模块或模拟电路模拟模块。

下面结合附图，对本实用新型的实施例三进行说明。

本实用新型实施例提供的技术方案用于集成电路芯片的设计中，对集成电路芯片表面的区域进行保护(除了需要对外引线的焊盘区域之外)，防止非法用户使用破坏性攻击手段以获取芯片重要数据。状态检测控制单元(这里以中央处理器(CPU)为例)通过扫描金属完整性检测单元(MIU)获知芯片表面是否完整，是否受到破坏，并根据预先制定的响应策略执行不同的安全保护措施。

本实用新型实施例采用动态探测，检测状态受状态检测控制单元(这里以CPU为例描述)的输入控制，电平能够动态调整，随时变化，根据需要更新，可以实时变化检测频率，并根据检测结果判断被攻击的位置，攻击者不能把检测信号破坏或绕过。

本实用新型实施例检测受软件控制，检测灵活，不仅可以做到不同芯片不同，而且可以做到同一枚芯片不同时刻、不同应用采用不同的检测方法，甚至同一款芯片都可以通过更新软件实现检测方案的更新。

本实用新型实施例采用不规则走线，给FIB、probe等物理攻击必须的定位带来很大难度。

本实用新型实施例提供了一种由受控开关(Metal Integrality Switchl，以下简称为MIS1)、探测器(Metal Integrality Sensor，以下简称为MIS2)加金属完整性检测线网(MIN-Metal Integrality Net)组成的芯片物理完整性探测结构(Metal Integrality Unite，以下简称为MIU，相当于前述的芯片物理完整性探测装置)。MIS1/MIS2属于检测单元，受状态测控制单元(或CPU)控制，MIN属于探测线网，覆盖在芯片表面一定区域，MIS1、MIS2通过MIN实现物理连接，一个MIS1和一个MIS2之间设有一根探测线，但同一MIS1可能同时与多个MIS2之间存在连接关系，同样的，同一MIS2亦可以同时与多个MIS1之间存在连接关系。

MIS1/MIS2/MIN一起构成一个完整的探测结构(MIU)。此结构工作原理为：状态检测控制单元(或CPU)先向MIS1写控制字，即设置其状态，然后再读取MIS2状态。在一次检测过程当中，MIS1保持状态不变，MIS2读取MIS1的状态，只要线网正常，就可以正确读出，且读出的结果与写入的控制字一致，类似于写入读出RAM，如果线网异常，读出的结果与写入的控制字就会不一致，MIS2不存储状态。通过比较MIS2与MIS1之间的逻辑关系是否变化来判断MIN是否完整。比如MIS1为buffer，MIS2为buffer，则输出与输入应相同，如果MIS1为inverter(反向器)，MIS2为buffer，则输出与输入应反向。

本实用新型实施例中MIS1，MIS2，MIN的配置具有充分的灵活性。包括：

1：MIS1与MIS2的逻辑关系可配，比如某个MIU中为同相，某个MIU中为反相。

2：MIS1与MIS2的数量可配，比如一个MIS1配一个MIS2，或一个MIS1配两个MIS2。

3：MIU保护区域大小可配，MIU数量可以根据芯片面积大小，安全级别选取。一般会根据芯片整体需要划分。通常敏感电路会给予更多考虑)

4：MIU的检测由CPU(软件)控制。检测策略(包括出现异常时应对策略)由程序开发人员根据应用确定。

MIS1/MIS2/MIN关系如图4所示，MIS1/MIS2/MIN工作原理如图5所示，在shield(MIN)完整的情况下，检测结果正常。

在shield(MIN)被破坏的情况下，检测结果异常的示意图如图6所示。

MIS1、MIS2采用特殊逻辑单元，根据逻辑功能需要设计，完成上述原理当中要求的逻辑功能。比如MIS1采用专用驱动单元，MIS2采用专用接收单元。此类单元设计外形上与芯片中其它电路使用单元一致，芯片中会有很多同样单元，这种设计有如下显著优点：

1、静态、动态耗电都比较小，应用数量基本不受限制；

2、面积小，极大节省芯片面积，经济性好；

3、直接，设计简单、灵活，输入与输出逻辑关系可以根据需要灵活设计。

图7中给出了2种MIS1、2种MIS2和它们之间连接关系的3种组合，实际设计可以有更多选择。

为了保护整个芯片，或者说芯片的任何部分受到破坏都应该检测到，使用一个或多个MIN铺满整个芯片(PAD除外)，不同的MIN分属于不同的MIU，每个局部的MIN设计可以不同，以增加物理攻击者分析难度，不同MIN可以发生或部分的重叠。MIN设计成探测线路形状，在芯片表面平铺，来回折返最终铺满整个芯片。

优选的，为了有效的对芯片形成保护，MIN的设计具有如下特征：

1、MIN放置在顶层；

集成电路内部信号连接靠金属线，由于连接复杂，现在芯片通常都需要4层金属以上布线。层与层之间靠绝缘层隔离。一般情况下，MIN也可以放置在其它层，或在多个不同层上覆盖MIN得到的组合。较优选的方法是将MIN放置在顶层。

如果存在多层MIN，亦可以将多层MIN的层层之间设计成不同角度的交叉多层或单层，例如第一层与水平夹角0度，第二层与水平夹角90度；或三层的交叉第一层0度，第二层120度，第三次60度，或单层金属线设计时，采用0度或30度，或45度或60度，90度等任意角度。

2、MIN设计为细密探测线路，线宽为2um到3um之间的任意数(含边界)，线间距为1um至2um之间的任意数(含边界)。这样，探测线路形状、长度相似，基本等间距，在显微镜下观察特征相同，难以识别；同时，探测线路间距并不完全相同，在显微镜下测量困难。

3、探测线路的排列关系经过调整，不完全一致，如间距不同，线路走向不同等，线路平铺时的线型不同(直线或曲线)，为寻找布线规律增加难度。需要说明的是，在芯片的多层结构中，MIN中探测线路的走向更是多样，上述对探测线路排列关系的举例描述只是多种实现方式中的有限几种，本发明实施例对探测线程排列分布的具体形式不作单一限定，凡满足不一致、多变排列的探测线路排列方式均在本发明实施例所涵盖的范围中。

多个MIU可以构成一芯片物理完整性探测系统，针对芯片可以根据大小、安全级别要求不同的情况，为同一芯片配置数量不同的MIU单元。每个MIU单元结构可以不同(包含不同的MIS1/MIS2)，保护区域可以不同，访问策略可以不同(比如对于重点区域，可以反复查看其状态，非重点区域可以只在芯片启动时查看其状态)。

为了方便控制，通常可以将数个MIU配置成一组(group)，每组MIU保护芯片某一特定的区域，这样只需要若干组这样的结构即可完成芯片全部表面的覆盖。例如，DMT银行卡芯片DTT4C09A6中放置了64个MIU单元，这64个MIU单元被分成了8组，每组8个。在多个Group共同覆盖探测同一芯片的方案中，每个Group包含一组MIU，芯片中group数量，每个group包含MIU的数量都可以随意配置，每个MIU中MIS1/MIS2关系、位置可以随意配置，每个MIU中MIN大小(即保护区域)、形状、结构可以不同，检测时状态检测控制单元(或CPU)对MIU的查询受软件控制，但是通常以组(group)为单位对这些MIU进行轮询。轮询过程发现MIU_x反映异常，可以通过选择信号定位异常位置，也可以结合MIU相邻信号线的反映状态来确定异常反映的类型(被断开还是被短接)。

CPU何时轮询以及如何轮询，由程序开发人员根据应用需要确定。图8为状态检测控制单元(或CPU)轮询原理的示意图。

本实用新型的实施例提供了一种芯片物理完整性探测装置和系统，由状态检测控制单元控制至少一个芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连，所述状态检测控制单元通过所述数据写入端向所述芯片物理完整性探测装置写入测试信号，通过所述芯片物理完整性装置的数据输出端读取该芯片物理完整性装置输出的信号，在系统中存在两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置，实现了同一芯片上多个不同金属完整性检测线网覆盖检测的机制，解决了现有芯片保护技术不能满足芯片安全性能要求的问题。

将同一芯片上的布设多个金属完整性检测线网，且对不同的线网独立进行外部测试信号的发送和检测，实现了对芯片物理完整性的主动探测，通过探测同一MIN中线路两端变化前后的状态是否一致来确定是否收到攻击，检测状态受状态检测控制单元(或CPU)控制，根据需要更新，可以实时变化检测的电平和检测的频率，并根据检测结果判断被攻击的位置，攻击者不能探测到芯片内部的检测机制和电平变化规律，因此检测信号无法被破坏或绕过。使用本发明的实施例提供的芯片物理完整性探测装置，可以为不同的芯片定制不同的探测方案，而且可以进一步细化探测粒度，对同一枚芯片不同时刻、不同位置采用不同的检测策略(如向线路发出的外部测试信号电平等)。

任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求所述的保护范围为准。

Claims

1.一种芯片物理完整性探测装置，其特征在于，包括至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；

2.根据权利要求1所述的芯片物理完整性探测装置，其特征在于，所述外部测试信号具体为写入所述受控开关的控制字。

3.根据权利要求1所述的芯片物理完整性探测装置，其特征在于，所述受控开关为缓冲器(buffer)，该受控开关对应的探测器为反相器(inverter)；或，所述受控开关为缓冲器(buffer)，该受控开关对应的探测器为反相器(buffer)；或，所述受控开关为反相器(inverter)，该受控开关对应的探测器为缓冲器(buffer)。

4.根据权利要求1所述的芯片物理完整性探测装置，其特征在于，所述金属完整性检测线网覆盖于芯片部分或全部表面，所述芯片表面包括芯片顶面、芯片内金属布线间隙和芯片侧边。

5.根据权利要求4所述的芯片物理完整性探测装置，其特征在于，

所述金属完整性检测线网为单层线路平铺；或，

6.根据权利要求1所述的芯片物理完整性探测装置，其特征在于，所述金属完整性检测线网包括连接于一受控开关和一该受控开关对应的探测器的线路，每条线路线宽2um～3um，相邻的两条线路或同一条线路平行相邻的两条线路段之间的间距为1um～2um。

7.根据权利要求1所述的芯片物理完整性探测装置，其特征在于，所述受控开关和探测器均具体为可控互补金属氧化物半导体(CMOS)器件，或集成电路开发受控器件。

8.一种芯片物理完整性探测系统，其特征在于，包括状态检测控制单元和至少一个权利要求1至7所述的芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连；

9.根据权利要求8所述的芯片物理完整性探测系统，其特征在于，在所述芯片物理完整性探测系统包括两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置。

10.根据权利要求8所述的芯片物理完整性探测系统，其特征在于，所述状态检测控制单元为中央处理器(CPU)或数字信号处理器(DSP)或协处理器或数字电路逻辑模块或模拟电路模拟模块。