CN103279125A - Cpci总线弹载部件应答模拟与测试设备及其实现方法 - Google Patents

Abstract

CPCI总线弹载部件应答模拟与测试设备及其实现方法，涉及一种CPCI总线弹载部件应答模拟与测试设备，并涉及其实现方法，本发明为解决现有应答模拟测试设备硬件设计复杂、实时性差、体积较大的问题。本发明所述CPCI总线弹载部件应答模拟与测试设备包括DSP、FPGA、通讯功能电路、CPCI总线、PCI总线、DSP总线、程序存储器、大容量数据缓存、大容量压载数据存储器和串行EEPROM，所述通讯功能电路包括光电隔离电路和电平转换电路，所述FPGA内部有HDLC逻辑电路、复位译码及时钟逻辑电路和读写控制电路，所述DSP内部有PCI接口电路和EMIF接口电路。本发明应用在CPCI总线导弹的自动测试系统中。

Description

CPCI总线弹载部件应答模拟与测试设备及其实现方法

技术领域

本发明涉及一种CPCI总线弹载部件应答模拟与测试设备，并涉及其实现方法。

背景技术

在某类导弹的工作方式中，中控计算机和各弹载设备使用“点名与应答”的机制进行通讯。中控计算机对各弹载设备以一定周期进行点名，相应的弹载设备对中控计算机的点名进行应答，回送信息。中控计算机通过这种方式来获取弹上设备的工作状态，由此判断导弹各弹载设备是否工作正常。在导弹的自动测试过程中，如果判断中控计算机的点名功能是否正常，就需要测试设备模拟弹载设备进行应答；如果判断弹载设备的被点名功能是否正常，就需要测试设备模拟中控计算机进行点名。

弹上“点名与应答”通信接口电气规范选择RS485标准，RS-485接口是采用平衡驱动器和差分接收器的组合，具有良好的抗噪声干扰性、长的传输距离和多站能力等，上述优点就使其成为首选的串行接口。

HDLC（High Level Data Link Control，高级数据链路控制规程）协议是一种面向比特的数据链路协议，它具有如下特点：1、协议不依赖于任何一种字符编码集；2、数据报文可透明传输用于透明传输的“0比特插入法”易于硬件实现；3、全双工通讯不必等待确认可连续发送数据有较高的数据链路传输效率；4、所有帧均采用CRC校验对信息帧进行顺序编号，可防止漏收或重收传输，可靠性高；5、传输控制功能与处理功能分离具有较大的灵活性和较完善的控制功能。由于以上特点目前网络设计及整机内部通讯设计普遍使用HDLC数据链路控制协议。

Compact PCI（Compact Peripheral Component Interconnect）简称CPCI，又称紧凑型PCI，是PICMG（PCI Industrial Computer Manufacturer's Group，国际工业计算机制造者联合会）于1994提出来的一种总线接口标准。CPCI技术是在PCI技术基础之上经过改造而成，继续采用PCI局部总线技术，是以PCI电气规范为标准的高性能工业用总线。

它的出现解决了多年来电信系统工程师与设备制造商面临的棘手问题：传统电信设备总线与工业标准PCI(Peripheral Component Interconnect)总线不兼容。Compact PCI在设计时，采用了特殊工艺，既保证了99.999%的高可靠度，也极大降低了硬件和软件开发成本。与PCI相比，CPCI有三个特点：

·继续采用PCI局部总线技术；

·抛弃PCI传统机械结构，改用经过实践验证的高可靠欧洲卡结构，改善了散热条件，提高了抗振动能力，同时也符合电磁兼容性要求；

·抛弃PCI的金手指式互连方式，改用2mm密度的针孔型连接器，具有气密性、防腐性，提高了可靠性，增加了负载能力。

发明内容

本发明目的是为了解决现有的应答模拟测试设备硬件设计复杂、实时性差、体积较大的问题，提供了一种CPCI总线弹载部件应答模拟与测试设备及其实现方法。

本发明所述CPCI总线弹载部件应答模拟与测试设备，它包括DSP、FPGA、通讯功能电路、CPCI总线、PCI总线、DSP总线、程序存储器、大容量数据缓存、大容量压载数据存储器和串行EEPROM，所述通讯功能电路包括光电隔离电路和电平转换电路，所述FPGA内部有HDLC逻辑电路、复位译码及时钟逻辑电路和读写控制电路，所述DSP内部有PCI接口电路和EMIF接口电路，

DSP的PCI接口电路通过PCI总线连接到CPCI总线上，DSP的EMIF接口电路连接到DSP总线上，串行EEPROM的数据输出端与DSP的PCI接口电路的数据输入端相连接，程序存储器的数据输出端与DSP的EMIF接口电路的数据输入端相连接，

大容量数据缓存和大容量压载数据存储器分别连接到DSP总线上，

FPGA的HDLC逻辑电路、复位译码及时钟逻辑电路和读写控制电路分别连接到DSP总线上，复位译码及时钟逻辑电路的第一数据输出端与HDLC逻辑电路的数据输入端相连接，复位译码及时钟逻辑电路的第二数据输出端与读写控制电路的数据输入端相连接，读写控制电路的数据输出端连接在大容量压载数据存储器的数据输入端上，

FPGA的HDLC逻辑电路的逻辑数据输入输出端与通讯功能电路的光电隔离电路的逻辑数据输入输出端相连接，光电隔离电路的第一数据输出端与一个电平转换电路的数据输入端相连接，光电隔离电路的第二数据输出端与另一个电平转换电路的数据输入端相连接。

所述FPGA的HDLC逻辑电路包括接收逻辑电路和发送逻辑电路，所述接收逻辑电路包括检“7E”逻辑电路、去“0”逻辑电路、串并转换电路、接收FIFO电路、CRC校验电路和接收控制逻辑电路，

检“7E”逻辑电路的串行数据输入端连接光电隔离电路的串行数据输出端，检“7E”逻辑电路的串行数据输出端连接去“0”逻辑电路的串行数据输入端，去“0”逻辑电路的串行数据输出端同时连接串并转换电路的串行数据输入端和CRC校验电路的串行数据输入端，串并转换电路的并行数据输出端连接接收FIFO电路的并行数据输入端，接收FIFO电路的数据输出端连接到DSP总线上，CRC校验电路的检错标志数据输出端连接到DSP总线上，

接收控制逻辑电路的地址/片选控制输入端连接在DSP总线上，接收控制逻辑电路的时钟控制信号输入端与光电隔离电路的时钟控制信号输出端相连接，接收控制逻辑电路的第一控制信号输出端连接接收FIFO电路的控制信号输入端，接收控制逻辑电路的第二控制信号输出端连接串并转换电路的控制信号输入端，接收控制逻辑电路的第三控制信号输出端连接去“0”逻辑电路的控制信号输入端，接收控制逻辑电路的第四控制信号输出端连接检“7E”逻辑电路的控制信号输入端，

所述检“7E”逻辑电路用于将监测到“7E”帧头，并且随后的8bit数据不是“7E”的数据送入去“0”逻辑电路进行去零操作。

所述FPGA的HDLC逻辑电路包括接收逻辑电路和发送逻辑电路，所述发送逻辑电路包括加“7E”逻辑电路、插“0”逻辑电路、并串转换电路并串转换电路、发送FIFO电路、CRC产生电路和发送控制逻辑电路，

发送FIFO电路的并行数据输入端连接在DSP总线上，发送FIFO电路的并行数据输出端与并串转换电路并串转换电路的并行数据输入端相连接，并串转换电路并串转换电路的串行数据输出端同时与插“0”逻辑电路的串行数据输入端和CRC产生电路的串行数据输入端相连接，CRC产生电路的CRC校验数据输出端与插“0”逻辑电路的CRC校验数据输入端相连接，插“0”逻辑电路的串行数据输出端与加“7E”逻辑电路的串行数据输入端相连接，加“7E”逻辑电路的串行数据输出端连接在光电隔离电路的串行数据输入端上，

发送控制逻辑电路的地址/片选控制输入端连接在DSP总线上，发送控制逻辑电路的时钟控制信号输出端与光电隔离电路的时钟控制信号输入端相连接，发送控制逻辑电路的第一控制信号输出端连接发送FIFO电路的控制信号输入端，发送控制逻辑电路的第二控制信号输出端连接并串转换电路并串转换电路的控制信号输入端，发送控制逻辑电路的第三控制信号输出端连接插“0”逻辑电路的控制信号输入端，发送控制逻辑电路的第四控制信号输出端连接加“7E”逻辑电路的控制信号输入端。

基于CPCI总线弹载部件应答模拟与测试设备的实现方法，该方法的实现过程为：

步骤一、DSP初始化；

步骤二、DSP读状态寄存器，查询是否有新的命令：如果是则执行步骤三，如果否则重复执行步骤二；

同时判断是否产生接受数据中断标志：如果是则执行步骤四，如果否则重复执行步骤二；

步骤三、DSP读命令寄存器，如果是复位命令则将HDLC通信接口复位，如果是点名命令则启动点名模式，如果是读新数据命令则读HDLC通道接收的最新数据，如果是停止点名命令则停止点名模式，如果是应答命令则启动应答模式，如果是停止应答命令则停止应答模式，如果是数据发送测试命令则进行数据发送测试，每次执行完上述七个命令中的任意一个结束后返回步骤二；

步骤四、判断点名模式是否启动，如果是则接受并存储数据，然后返回步骤二，如果否则重复执行步骤四；

同时判断应答模式是否启动，如果是则发送应答帧数据，然后返回步骤二，如果否则重复执行步骤四。

本发明为基于CPCI总线的弹载部件应答模拟与测试设备及其实现方法，CPCI总线方便组建CPCI测试系统。CPU选择内嵌PCI接口的高速DSP芯片，实时性好，数据处理能力强，同时简化了硬件设计；数据链路层上的HDLC协议在FPGA中实现，减小了体积，增加了可靠性；软件具有较强的通用性和灵活性，可以通过PCI接口配置工作模式及工作状态。

本发明的优点：

1、本发明的使用具有很强的灵活性，可以通过测试计算机的软件配置该设备为弹上主控计算机或其它弹载设备，模拟导弹测试中“点名与应答”的机制。

2、本发明的软件设计具有较强通用性，点名数据、被点名的识别数据、应答数据可相应时间等均可以自由设置，从而完成同类型系列导弹的测试任务。

3、本发明的模拟与测试设备采用CPCI总线接口，可以构建CPCI总线自动测试系统，可以通过CPCI接口控制工作模式及读取数据进行性能分析，完成自动测试任务。

4、本发明的模拟与测试设备整体设计基于“DSP+FPGA”的架构。主控CPU选择高速DSP处理器TMS320DM642，它有内嵌的PCI接口，简化了整体设计，提高了整体性能；HDLC协议在FPGA内部实现，减小了体积、增加了可靠性、降低了设计成本。

本发明应用在CPCI总线导弹的自动测试系统中，它可以通过测试计算机的软件，配置该设备为弹上主控计算机或其它弹载设备，模拟导弹测试中“点名与应答”的机制，完成导弹测试工作。本设备具有集成度高，使用灵活方便，性能稳定可靠，易于维护等特点。本发明具有重要的应用价值。

附图说明

图1是本发明所述CPCI总线弹载部件应答模拟与测试设备的电路原理框图；

图2是本发明所述CPCI总线弹载部件应答模拟与测试设备的接收逻辑电路的电路原理框图；

图3是本发明所述CPCI总线弹载部件应答模拟与测试设备的发送逻辑电路的电路原理框图；

图4是本发明所述DSP1与大容量压载数据存储器9的电路连接关系示意图；

图5是本发明所述基于CPCI总线弹载部件应答模拟与测试设备的实现方法的流程框图；

图6是本发明所述基于CPCI总线弹载部件应答模拟与测试设备的应答与测试功能图。

具体实施方式

具体实施方式一：下面结合图1说明本实施方式，本实施方式所述CPCI总线弹载部件应答模拟与测试设备，它包括DSP1、FPGA2、通讯功能电路3、CPCI总线4、PCI总线5、DSP总线6、程序存储器7、大容量数据缓存8、大容量压载数据存储器9和串行EEPROM10，所述通讯功能电路3包括光电隔离电路11和电平转换电路12，所述FPGA2内部有HDLC逻辑电路13、复位译码及时钟逻辑电路14和读写控制电路15，所述DSP1内部有PCI接口电路16和EMIF接口电路17，

DSP1的PCI接口电路16通过PCI总线5连接到CPCI总线4上，DSP1的EMIF接口电路17连接到DSP总线6上，串行EEPROM10的数据输出端与DSP1的PCI接口电路16的数据输入端相连接，程序存储器7的数据输出端与DSP1的EMIF接口电路17的数据输入端相连接，

大容量数据缓存8和大容量压载数据存储器9分别连接到DSP总线6上，

FPGA2的HDLC逻辑电路13、复位译码及时钟逻辑电路14和读写控制电路15分别连接到DSP总线6上，复位译码及时钟逻辑电路14的第一数据输出端与HDLC逻辑电路13的数据输入端相连接，复位译码及时钟逻辑电路14的第二数据输出端与读写控制电路15的数据输入端相连接，读写控制电路15的数据输出端连接在大容量压载数据存储器9的数据输入端上，

FPGA2的HDLC逻辑电路13的逻辑数据输入输出端与通讯功能电路3的光电隔离电路11的逻辑数据输入输出端相连接，光电隔离电路11的第一数据输出端与一个电平转换电路12的数据输入端相连接，光电隔离电路11的第二数据输出端与另一个电平转换电路12的数据输入端相连接。

本实施方式中，EMIF表示外部存储器接口。

本实施方式中，FPGA2用于实现复位、时钟、HDLC协议以及大容量压载数据存储器的读写控制逻辑，并完成数据的串/并、并/串转换；在FPGA内部实现协议，能减小装置体积，增加可靠性。

PCI接口采用TMS320DM642高速DSP芯片内嵌的PCI总线模块，具有速度快、集成度高、使用方便灵活的特点，可方便的与其他设备一起组成导弹的自动测试测试系统；。

大容量数据缓存8用于在模拟主控机的暂存点名方式时，将弹载设备的应答数据最后上传给测试计算机，用来绘图进行弹载设备的性能分析。

大容量压载数据存储器9用于固化“被点名”时的响应数据。

CPCI接口电路的实现：PCI接口电路16主要实现将复杂的PCI总线5转换为简单的本地总线方便用户使用，DM642作为TMS320C6000系列中性能出众的DSP，DM642片内集成了一个主/从模式支持66MHz的32-bitPCI接口，并支持PCI2.2规范，可实现主从传输模式最大传输率可达264MB/s。能够实现DSP与PCI主机的互联使得通过PCI总线能够访问DSP整个片内RAM，采用这种方法设计PCI接口电路，具有接口简单控制容易等特点，同时DM642具有丰富的外设接口和强大的控制和数据处理能力。DM642支持所有标准的PCI配置寄存器，这些只能被外部PCI主机访问的寄存器包含标准的PCI配置信息，依靠引导和复位时的配置信息，如果有外部EERPOM，芯片上电后，PCI配置寄存器可以自动从EEPROM初始化加载。DM642支持四线串行EERPOM，而且只支持4KB串行EEPROM，由于DM642支持对EEPROM的直接烧写，所以可省去用专用编程器的烧写，并且可直接选用贴片EEPROM，大大节省了印制电路板的空间。

存储器的实现：结合图4说明存储器的实现方法。为了实现弹载设备应答模拟测试设备自动应答和测试功能，需要有多种存储器作为存储支撑，作为点名模式时，需要将上位机提供的一帧数据定时以一定时间间隔不断地发送出去，这就要求为其提供高速稳定的存储设备作为高速缓存，同时作为点名帧每次定时发送完成数据后便转入接收状态，接收反馈回来的数据帧并存储，需要提供至少4M缓存来存储数据。作为被点名模式时，当收到识别帧时就要将事先固化好的一组数据发送出去，为此需要非易失存储器用来存储被点名帧数据。

由以上分析可以得出，弹载设备应答模拟测试设备需要提供高速缓存，大容量RAM储器和掉电不丢失的ROM存储器。

弹载设备应答模拟测试设备程序存储器用来存储程序代码，由于其容量要求较小，可以直接与DM642的外部存储器接口EMIFA连接，在上电时自动加载到片内SRAM中运行，大容量数据压载存储器用来存储固定的数据在被点名时发送出去。其容量要求较大。我们选取ROM芯片容量是64M，由于DM642的外部存储器接口EMIFA地址线只有20根（EA22-EA3），而大容量数据压载存储器有25根通用地址线（A24-A0），DM642要想遍历存储芯片的所有地址单元必须采用FPGA作为锁存器扩展出额外地址线。

具体实施方式二：下面结合图1说明本实施方式，本实施方式对实施方式一作进一步说明，所述DSP1采用TMS320DM642实现。

具体实施方式三：下面结合图2说明本实施方式，本实施方式对实施方式一作进一步说明，所述FPGA2的HDLC逻辑电路13包括接收逻辑电路18和发送逻辑电路19，所述接收逻辑电路18包括检“7E”逻辑电路18-1、去“0”逻辑电路18-2、串并转换电路18-3、接收FIFO电路18-4、CRC校验电路18-5和接收控制逻辑电路18-6，

检“7E”逻辑电路18-1的串行数据输入端连接光电隔离电路11的串行数据输出端，检“7E”逻辑电路18-1的串行数据输出端连接去“0”逻辑电路18-2的串行数据输入端，去“0”逻辑电路18-2的串行数据输出端同时连接串并转换电路18-3的串行数据输入端和CRC校验电路18-5的串行数据输入端，串并转换电路18-3的并行数据输出端连接接收FIFO电路18-4的并行数据输入端，接收FIFO电路18-4的数据输出端连接到DSP总线6上，CRC校验电路18-5的检错标志数据输出端连接到DSP总线6上，

接收控制逻辑电路18-6的地址/片选控制输入端连接在DSP总线6上，接收控制逻辑电路18-6的时钟控制信号输入端与光电隔离电路11的时钟控制信号输出端相连接，接收控制逻辑电路18-6的第一控制信号输出端连接接收FIFO电路18-4的控制信号输入端，接收控制逻辑电路18-6的第二控制信号输出端连接串并转换电路18-3的控制信号输入端，接收控制逻辑电路18-6的第三控制信号输出端连接去“0”逻辑电路18-2的控制信号输入端，接收控制逻辑电路18-6的第四控制信号输出端连接检“7E”逻辑电路18-1的控制信号输入端，

所述检“7E”逻辑电路18-1用于将监测到“7E”帧头，并且随后的8bit数据不是“7E”的数据送入去“0”逻辑电路18-2进行去零操作。

具体实施方式四：下面结合图3说明本实施方式，本实施方式对实施方式一作进一步说明，所述FPGA2的HDLC逻辑电路13包括接收逻辑电路18和发送逻辑电路19，所述发送逻辑电路19包括加“7E”逻辑电路19-1、插“0”逻辑电路19-2、并串转换电路19-3、发送FIFO电路19-4、CRC产生电路19-5和发送控制逻辑电路19-6，

发送FIFO电路19-4的并行数据输入端连接在DSP总线6上，发送FIFO电路19-4的并行数据输出端与并串转换电路19-3的并行数据输入端相连接，并串转换电路19-3的串行数据输出端同时与插“0”逻辑电路19-2的串行数据输入端和CRC产生电路19-5的串行数据输入端相连接，CRC产生电路19-5的CRC校验数据输出端与插“0”逻辑电路19-2的CRC校验数据输入端相连接，插“0”逻辑电路19-2的串行数据输出端与加“7E”逻辑电路19-1的串行数据输入端相连接，加“7E”逻辑电路19-1的串行数据输出端连接在光电隔离电路11的串行数据输入端上，

发送控制逻辑电路19-6的地址/片选控制输入端连接在DSP总线6上，发送控制逻辑电路19-6的时钟控制信号输出端与光电隔离电路11的时钟控制信号输入端相连接，发送控制逻辑电路19-6的第一控制信号输出端连接发送FIFO电路19-4的控制信号输入端，发送控制逻辑电路19-6的第二控制信号输出端连接并串转换电路19-3的控制信号输入端，发送控制逻辑电路19-6的第三控制信号输出端连接插“0”逻辑电路19-2的控制信号输入端，发送控制逻辑电路19-6的第四控制信号输出端连接加“7E”逻辑电路19-1的控制信号输入端。

HDLC协议是一种高速同步的面向比特数据传输协议，实现HDLC协议的方式可分为两种：软件实现方式，硬件实现方式。对于软件实现方式，一般只适用于个别的低速信号处理场合，这是因为软件实现方式需要根据HDLC协议编写相应的数据流控制程序，这样虽具有很大的灵活性，但程序执行速度缓慢，需要占用大量的处理器资源，给CPU造成了较大负担。并且信号的同步性和延时不容易被预测到。所以，在高速通讯系统中普遍采用硬件实现HDLC协议。目前常用的HDLC协议芯片主要有ST公司的MK5025、Intel公司的82530、Motorola公司的MC92460、Zilog公司的85230等专用协议芯片。采用专用协议芯片会使HDLC协议实现简单，但降低了电路的集成度，同时灵活性降低。随着FPGA技术的发展，采用HDLC协议软核在FPGA中实现HDLC协议愈加成熟，本发明中HDLC协议实现方案就是采用在FPGA中通过别写专用逻辑实现了HDLC协议，同时在FPGA中加入其他功能逻辑，完成了本发明中HDLC协议逻辑的设计。

HDLC协议逻辑主要分为接收逻辑和发送逻辑两部分，接收逻辑部分，首先通过监测接口接收到的串行数据，监测“7E”帧头，当监测到“7E”并且随后的8bit数据不是“7E”则将数据送入去“0”逻辑进行去零操作，将去零操作的数据通过串并转换逻辑送入接收FIFO中，并接收FIFO中的数据通过DM642的EMIF接口送入DSP进行数据处理。发送逻辑与接收逻辑的过程相反，DSP通过EMIF接口将并行数据发送到发送FIFO，并经过并串转换处理，同时由经过并串转换的数据通过CRC产生器产生CRC校验码与串行数据一起发送到插“0”逻辑，最后通过加“7E”逻辑加入帧头和帧尾标志通过接口电路发送出去。

具体实施方式五：下面结合图5说明本实施方式，本实施方式所述基于CPCI总线弹载部件应答模拟与测试设备的实现方法，该方法的实现过程为：

步骤一、DSP1初始化；

步骤二、DSP1读状态寄存器，查询是否有新的命令：如果是则执行步骤三，如果否则重复执行步骤二；

同时判断是否产生接受数据中断标志：如果是则执行步骤四，如果否则重复执行步骤二；

步骤三、DSP1读命令寄存器，如果是复位命令则将HDLC通信接口复位，如果是点名命令则启动点名模式，如果是读新数据命令则读HDLC通道接收的最新数据，如果是停止点名命令则停止点名模式，如果是应答命令则启动应答模式，如果是停止应答命令则停止应答模式，如果是数据发送测试命令则进行数据发送测试，每次执行完上述七个命令中的任意一个结束后返回步骤二；

步骤四、判断点名模式是否启动，如果是则接受并存储数据，然后返回步骤二，如果否则重复执行步骤四；

同时判断应答模式是否启动，如果是则发送应答帧数据，然后返回步骤二，如果否则重复执行步骤四。

本实施方式中，步骤三中的启动点名模式是模拟弹载计算机发送特殊数据，弹载设备响应这些数据；启动应答模式是由弹载计算机发送特殊数据，本发明所述的设备模拟弹载设备响应这些数据；进行数据发送测试是在本发明所述的设备生产时的数据发送自检。

作为整个设备功能的核心，DSP程序负责数据管理和底层通讯完成“点名与被点名”机制的模拟。其主要功能有：对模块功能电路进行初始化，DSP采用查询模式通过CPCI接口与测试计算机进行通信，通过读写DSP内部状态寄存器完成与测试计算机状态交互，通过读取内部命令寄参数存器接收CPCI总线发送的命令和参数并控制功能电路执行相关功能。

DSP主程序完成对DSP内部EMIFA、GPIO/中断、定时器等寄存器以及外设进行初始化，同时响应主机命令及模块通讯中断，并执行相应命令函数，使模块按指定命令工作。

弹载设备应答模拟测试设备接收并执行测试计算机发送的各种命令，分析命令并调用相应命令服务程序执行相关功能。本设备详细命令表如表1所示。

表1应答模拟与测试设备命令表

本发明所述CPCI总线弹载部件应答模拟与测试设备应答与测试功能的实现过程如图6所示。当启动点名模式时，模块将从上位机获取的一帧特定数据定时发送出去，每次发送完数据便转为接收状态，等待目标设备返回数据，接收并将数据存储到数据缓存存储器中，可以通过测试计算机直接读取当前最新数据或读取数据缓存中的历史数据。当启动应答模式时，将通过测试计算机压载到ROM中的数据取出并发送给目标设备。

Claims (5)

1.CPCI总线弹载部件应答模拟与测试设备，其特征在于，它包括DSP（1）、FPGA（2）、通讯功能电路（3）、CPCI总线（4）、PCI总线（5）、DSP总线（6）、程序存储器（7）、大容量数据缓存（8）、大容量压载数据存储器（9）和串行EEPROM（10），所述通讯功能电路（3）包括光电隔离电路（11）和电平转换电路（12），所述FPGA（2）内部有HDLC逻辑电路（13）、复位译码及时钟逻辑电路（14）和读写控制电路（15），所述DSP（1）内部有PCI接口电路（16）和EMIF接口电路（17），

DSP（1）的PCI接口电路（16）通过PCI总线（5）连接到CPCI总线（4）上，DSP（1）的EMIF接口电路（17）连接到DSP总线（6）上，串行EEPROM（10）的数据输出端与DSP（1）的PCI接口电路（16）的数据输入端相连接，程序存储器（7）的数据输出端与DSP（1）的EMIF接口电路（17）的数据输入端相连接，

大容量数据缓存（8）和大容量压载数据存储器（9）分别连接到DSP总线（6）上，

FPGA（2）的HDLC逻辑电路（13）、复位译码及时钟逻辑电路（14）和读写控制电路（15）分别连接到DSP总线（6）上，复位译码及时钟逻辑电路（14）的第一数据输出端与HDLC逻辑电路（13）的数据输入端相连接，复位译码及时钟逻辑电路（14）的第二数据输出端与读写控制电路（15）的数据输入端相连接，读写控制电路（15）的数据输出端连接在大容量压载数据存储器（9）的数据输入端上，

FPGA（2）的HDLC逻辑电路（13）的逻辑数据输入输出端与通讯功能电路（3）的光电隔离电路（11）的逻辑数据输入输出端相连接，光电隔离电路（11）的第一数据输出端与一个电平转换电路（12）的数据输入端相连接，光电隔离电路（11）的第二数据输出端与另一个电平转换电路（12）的数据输入端相连接。

2.根据权利要求1所述CPCI总线弹载部件应答模拟与测试设备，其特征在于，所述DSP（1）采用TMS320DM642实现。

3.根据权利要求1所述CPCI总线弹载部件应答模拟与测试设备，其特征在于，所述FPGA（2）的HDLC逻辑电路（13）包括接收逻辑电路（18）和发送逻辑电路（19），所述接收逻辑电路（18）包括检“7E”逻辑电路（18-1）、去“0”逻辑电路（18-2）、串并转换电路（18-3）、接收FIFO电路（18-4）、CRC校验电路（18-5）和接收控制逻辑电路（18-6），

检“7E”逻辑电路（18-1）的串行数据输入端连接光电隔离电路（11）的串行数据输出端，检“7E”逻辑电路（18-1）的串行数据输出端连接去“0”逻辑电路（18-2）的串行数据输入端，去“0”逻辑电路（18-2）的串行数据输出端同时连接串并转换电路（18-3）的串行数据输入端和CRC校验电路（18-5）的串行数据输入端，串并转换电路（18-3）的并行数据输出端连接接收FIFO电路（18-4）的并行数据输入端，接收FIFO电路（18-4）的数据输出端连接到DSP总线（6）上，CRC校验电路（18-5）的检错标志数据输出端连接到DSP总线（6）上，

接收控制逻辑电路（18-6）的地址/片选控制输入端连接在DSP总线（6）上，接收控制逻辑电路（18-6）的时钟控制信号输入端与光电隔离电路（11）的时钟控制信号输出端相连接，接收控制逻辑电路（18-6）的第一控制信号输出端连接接收FIFO电路（18-4）的控制信号输入端，接收控制逻辑电路（18-6）的第二控制信号输出端连接串并转换电路（18-3）的控制信号输入端，接收控制逻辑电路（18-6）的第三控制信号输出端连接去“0”逻辑电路（18-2）的控制信号输入端，接收控制逻辑电路（18-6）的第四控制信号输出端连接检“7E”逻辑电路（18-1）的控制信号输入端，

所述检“7E”逻辑电路（18-1）用于将监测到“7E”帧头，并且随后的8bit数据不是“7E”的数据送入去“0”逻辑电路（18-2）进行去零操作。

4.根据权利要求1所述CPCI总线弹载部件应答模拟与测试设备，其特征在于，所述FPGA（2）的HDLC逻辑电路（13）包括接收逻辑电路（18）和发送逻辑电路（19），所述发送逻辑电路（19）包括加“7E”逻辑电路（19-1）、插“0”逻辑电路（19-2）、并串转换电路（19-3）、发送FIFO电路（19-4）、CRC产生电路（19-5）和发送控制逻辑电路（19-6），

发送FIFO电路（19-4）的并行数据输入端连接在DSP总线（6）上，发送FIFO电路（19-4）的并行数据输出端与并串转换电路（19-3）的并行数据输入端相连接，并串转换电路（19-3）的串行数据输出端同时与插“0”逻辑电路（19-2）的串行数据输入端和CRC产生电路（19-5）的串行数据输入端相连接，CRC产生电路（19-5）的CRC校验数据输出端与插“0”逻辑电路（19-2）的CRC校验数据输入端相连接，插“0”逻辑电路（19-2）的串行数据输出端与加“7E”逻辑电路（19-1）的串行数据输入端相连接，加“7E”逻辑电路（19-1）的串行数据输出端连接在光电隔离电路（11）的串行数据输入端上，

发送控制逻辑电路（19-6）的地址/片选控制输入端连接在DSP总线（6）上，发送控制逻辑电路（19-6）的时钟控制信号输出端与光电隔离电路（11）的时钟控制信号输入端相连接，发送控制逻辑电路（19-6）的第一控制信号输出端连接发送FIFO电路（19-4）的控制信号输入端，发送控制逻辑电路（19-6）的第二控制信号输出端连接并串转换电路（19-3）的控制信号输入端，发送控制逻辑电路（19-6）的第三控制信号输出端连接插“0”逻辑电路（19-2）的控制信号输入端，发送控制逻辑电路（19-6）的第四控制信号输出端连接加“7E”逻辑电路（19-1）的控制信号输入端。

5.基于权利要求1所述的CPCI总线弹载部件应答模拟与测试设备的实现方法，其特征在于，该方法的实现过程为：

步骤一、DSP（1）初始化；

步骤二、DSP（1）读状态寄存器，查询是否有新的命令：如果是则执行步骤三，如果否则重复执行步骤二；

同时判断是否产生接收数据中断标志：如果是则执行步骤四，如果否则重复执行步骤二；

步骤三、DSP（1）读命令寄存器，如果是复位命令则将HDLC通信接口复位，如果是点名命令则启动点名模式，如果是读新数据命令则读HDLC通道接收的最新数据，如果是停止点名命令则停止点名模式，如果是应答命令则启动应答模式，如果是停止应答命令则停止应答模式，如果是数据发送测试命令则进行数据发送测试，每次执行完上述七个命令中的任意一个结束后返回步骤二；

步骤四、判断点名模式是否启动，如果是则接受并存储数据，然后返回步骤二，如果否则重复执行步骤四；

同时判断应答模式是否启动，如果是则发送应答帧数据，然后返回步骤二，如果否则重复执行步骤四。

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