CN103187435A - 高压隔离n型ldmos器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种高压隔离N型LDMOS器件，在P型衬底上形成有一深N型阱，在所述深N型阱中形成有一较所述深N型阱深的非常深N型阱，在所述非常深N型阱中形成有一P型阱，在所述P型阱同所述深N型阱邻接区域上方形成有多晶硅栅，在位于所述多晶硅栅一侧的所述P型阱上形成有器件源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成有器件漏端。本发明还公开了一种高压隔离N型LDMOS器件的制造方法，本发明，能在小的横向尺寸下保证高压隔离N型LDMOS器件的耐压，优化比导通电阻，并且成本低。

Description

高压隔离N型LDMOS器件及其制造方法
技术领域
本发明涉及半导体技术，特别涉及一种高压隔离N型LDMOS器件及其制造方法。
背景技术
高压隔离N型LDMOS(横向双扩散金属氧化物半导体管)器件由于设计灵活、比导通电阻(Rdson)低、响应速度快等优点，大量的应用在电源管理芯片设计中。高压隔离N型LDMOS器件与普通N型LDMOS器件相比，在其P型阱(P body)区域下会进行深N型阱(Deep N well，DNW)注入，以作为隔离用途。所以，高压隔离N型LDMOS的源端(source，N+)和P型阱引出端(bulk)所允许连接的电位可在0电位(ground)和漏端(drain)所加载的电位(一般为Vdd，线路最高电位)之间浮动。而普通N型LDMOS器件其源端(source，N+)和P型阱引出端(bulk)只能允许接0电位(与P型衬底电位相一致)。因此，高压隔离N型LDMOS器件设计较为灵活，用途广泛。但是，这种深N型阱(Deep N well，DNW)隔离P型阱(P body)区域的结构给高压隔离N型LDMOS器件的研发带来很大的困难，在考虑高压器件漏端漂移区(drain drift)满足器件耐压需求的同时，还要保证垂直方向上的PNP(P body-DNW-P型衬底)的穿通要求。
传统的高压隔离N型LDMOS器件剖面结构如图1所示，在P型衬底上形成有一深N型阱DNW，在所述深N型阱中形成有一P型阱，在所述P型阱同所述深N型阱DNW邻接区域上方形成有多晶硅栅，在位于所述多晶硅栅一侧的所述P型阱上形成有源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成有漏端。图1中，虚线区域内为垂直方向上的PNP(P body-DNW-P型衬底)结构，点画线区域内为漏端N型漂移区(drain drift)，用以满足器件耐压需求。
传统的高压N型LDMOS器件的制造方法包括以下步骤：
一.在P型硅衬底上形成掩蔽膜，刻蚀掩蔽膜到硅衬底上表面，形成一个离子注入选择窗口；
二.进行N型离子注入及扩散，注入磷离子的剂量为6E12～1E13个/CM2、能量为1000Kev～2000Kev，扩散的温度为1100℃～1200℃、时间为5～10小时，在所述离子注入选择窗口下形成一深N型阱；
三.进行P型离子注入及扩散，在所述深N型阱一端形成P型阱；
四.形成浅沟槽隔离STI；
五.在所述P型阱同所述深N型阱DNW邻接区域上方形成多晶硅栅；
六.在位于所述多晶硅栅一侧的所述P型阱上形成源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成漏端。
传统的高压N型LDMOS器件，是采用深推阱(thermal drive-in)的工艺方法，采用较高掺杂浓度6E12～1E13个/CM2、能量为1000Kev～2000Kev的深N型阱注入条件，并伴随强的推阱(thermal drive-in)工艺(温度为1100℃～1200℃、时间为5～10小时)，使深N型阱(Deep N well，DNW)在垂直方向上浓(体浓度达到1E15～1E16个/CM3)而深(深度由器件的耐压要求和P body的结深决定)，来确保PNP(P body-DNW-P型衬底)的穿通要求。但是为了满足器件耐压需求，深N型阱(Deep N well，DNW)也涵盖高压器件漏端漂移区(drain drift)。在确保垂直方向上的PNP(Pbody-DNW-P型衬底)穿通要求的同时，过深的深N型阱会导致器件漏端漂移区无法全耗尽(fully deplete)，器件的耐压只能依靠延长该区域的横向尺寸来满足。横向尺寸的增加直接会导致比导通电阻(Rdson)大幅增加，器件性能变差。器件的耐压要求越大，比导通电阻(Rdson)劣化越明显。
针对这种情况，现有技术中大多采用N型埋层+外延的工艺方法来满足器件在垂直方向上的PNP(P body-DNW-P型衬底)的穿通要求；对横向器件漏端漂移区(drain drift)，采用Resurf的方法来进行设计，以期达到器件的耐压与比导通电阻(Rdson)的优化，从而提升器件性能，但是，采用N型埋层+外延的工艺方法，以及Resurf的方法，成本较高。
发明内容
本发明要解决的技术问题是，能在小的横向尺寸下保证高压隔离N型LDMOS器件的耐压，优化比导通电阻，并且成本低。
为解决上述技术问题，本发明提供了一种高压隔离N型LDMOS器件，在P型衬底上形成有一深N型阱，在所述深N型阱中形成有一较所述深N型阱深的非常深N型阱，在所述非常深N型阱中形成有一P型阱，在所述P型阱同所述深N型阱邻接区域上方形成有多晶硅栅，在位于所述多晶硅栅一侧的所述P型阱上形成有器件源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成有器件漏端。
为解决上述技术问题，本发明还提供了一种高压隔离N型LDMOS器件的制造方法，包括以下步骤：
一.在P型硅衬底上形成掩蔽膜，刻蚀掩蔽膜到硅衬底上表面，形成一个非常深N型阱离子注入选择窗口；
二.进行第一浓度的N型离子注入及第一强度的N型离子扩散，形成一个非常深N型阱；
三.刻蚀非常深N型阱离子注入选择窗口两侧的掩蔽膜到硅衬底上表面，使非常深N型阱离子注入选择窗口扩大，做为一深N型阱离子注入选择窗口；
四.进行第二浓度的N型离子注入及第二强度的N型离子扩散，第二浓度小于第一浓度，第二强度弱于第一强度，形成一个较非常深N型阱浅的深N型阱；
五.进行P型离子注入及扩散，在所述非常深N型阱区域内形成一P型阱；
六.形成浅沟槽隔离；
七.在所述P型阱同所述深N型阱邻接区域上方形成多晶硅栅；
八.在位于所述多晶硅栅一侧的P型阱上形成器件源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成器件漏端。
本发明的高压隔离N型LDMOS器件，由深度不同的非常深N型阱VDNW、深N型阱DNW分别控制垂直方向上的PNP(P body-DNW-P型衬底)的穿通和横向漏端扩展区耐压与比导通电阻(Rdson)的优化，器件漏端形成在常规深N型阱DNW，器件源端及体端所在的P型阱在非常深N型阱VDNW内，非常深N型阱VDNW较深N型阱DNW深，以确保隔离和垂直方向上的PNP(P body-DNW-P型衬底)的穿通要求，器件漏端所在的常规深N型阱DNW形成浅的结深，利用P型衬底的作用使器件漏端飘移区全耗尽(fully deplete)，从而在小的横向尺寸下保证器件的耐压，优化比导通电阻(Rdson)，使器件的性能得以提升。本发明的高压隔离N型LDMOS器件的制造方法，工艺简单灵活，容易实现，相比采用埋层+外延的工艺方法，成本大幅下降。
附图说明
下面结合附图和具体实施方式对本发明作进一步的详细说明。
图1是传统的高压隔离N型LDMOS器件结构剖面图；
图2是本发明的高压隔离N型LDMOS器件一实施例结构剖面图。
具体实施方式
本发明的高压隔离N型LDMOS器件一实施例如图2所示，在P型衬底上形成有一深N型阱DNW，在所述深N型阱DNW中形成有一较所述深N型阱DNW深的非常深N型阱VDNW，在所述非常深N型阱VDNW中形成有一P型阱，在所述P型阱同所述深N型阱DNW邻接区域上方形成有多晶硅栅，在位于所述多晶硅栅一侧的所述P型阱上形成有源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成有漏端。图2中，虚线区域内为垂直方向上的PNP(P body-DNW-P型衬底)结构，点画线区域内为漏端N型漂移区(draindrift)。
较佳的，所述深N型阱的深度是所述非常深N型阱的深度的三分之一到四分之三。
本发明的高压隔离N型LDMOS器件的制造方法一实施例，包括以下步骤：
一.在P型硅衬底上形成掩蔽膜，刻蚀掩蔽膜到硅衬底上表面，形成一个非常深N型阱VDNW离子注入选择窗口；
二.进行第一浓度的N型离子注入及第一强度的N型离子扩散，如进行浓度为6E12～1E13个/CM2、能量为1000Kev～2000Kev的磷离子注入，进行温度为1100℃～1200℃、时间为5～10小时的磷离子扩散，形成一个非常深N型阱VDNW；
三.刻蚀非常深N型阱VDNW离子注入选择窗口两侧的掩蔽膜到硅衬底上表面，使非常深N型阱VDNW离子注入选择窗口扩大，做为一深N型阱DNW离子注入选择窗口；
四.进行第二浓度的N型离子注入及第二强度的N型离子扩散，第二浓度小于第一浓度，如进行浓度为E12～5E12个/CM2、能量为200Kev～400Kev的磷离子注入，第二强度弱于第一强度，如进行温度为1000℃～1100℃、时间为1～3小时的磷离子扩散，形成一个深N型阱DNW，深N型阱DNW较非常深N型阱VDNW浅；
五.进行P型离子注入及扩散，在所述非常深N型阱VDNW区域内形成一P型阱；
六.形成浅沟槽隔离STI；
七.在非常深N型阱VDNW同所述深N型阱DNW邻接区域上方形成多晶硅栅；
八.在位于所述多晶硅栅一侧的所述P型阱上形成源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成漏端。
本发明的高压隔离N型LDMOS器件，由深度不同的非常深N型阱VDNW、深N型阱DNW分别控制垂直方向上的PNP(P body-DNW-P型衬底)的穿通和横向漏端扩展区耐压与比导通电阻(Rdson)的优化，器件漏端形成在常规深N型阱DNW，器件源端及体端所在的P型阱在非常深N型阱VDNW内，非常深N型阱VDNW较深N型阱DNW深，以确保隔离和垂直方向上的PNP(P body-DNW-P型衬底)的穿通要求，器件漏端所在的常规深N型阱DNW形成浅的结深，利用P型衬底的作用使器件漏端飘移区全耗尽(fully deplete)，从而在小的横向尺寸下保证器件的耐压，优化比导通电阻(Rdson)，使器件的性能得以提升。本发明的高压隔离N型LDMOS器件的制造方法，工艺简单灵活，容易实现，相比采用埋层+外延的工艺方法，成本大幅下降。

Claims (4)

1.一种高压隔离N型LDMOS器件，其特征在于，在P型衬底上形成有一深N型阱，在所述深N型阱中形成有一较所述深N型阱深的非常深N型阱，在所述非常深N型阱中形成有一P型阱，在所述P型阱同所述深N型阱邻接区域上方形成有多晶硅栅，在位于所述多晶硅栅一侧的所述P型阱上形成有器件源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成有器件漏端。
2.根据权利要求1所述的高压隔离N型LDMOS器件，其特征在于，所述深N型阱的深度是所述非常深N型阱的深度的三分之一到四分之三。
3.一种高压隔离N型LDMOS器件的制造方法，其特征在于，包括以下步骤：
一.在P型硅衬底上形成掩蔽膜，刻蚀掩蔽膜到硅衬底上表面，形成一个非常深N型阱离子注入选择窗口；
二.进行第一浓度的N型离子注入及第一强度的N型离子扩散，形成一个非常深N型阱；
三.刻蚀非常深N型阱离子注入选择窗口两侧的掩蔽膜到硅衬底上表面，使非常深N型阱离子注入选择窗口扩大，做为一深N型阱离子注入选择窗口；
四.进行第二浓度的N型离子注入及第二强度的N型离子扩散，第二浓度小于第一浓度，第二强度弱于第一强度，形成一个较非常深N型阱浅的深N型阱；
五.进行P型离子注入及扩散，在所述非常深N型阱区域内形成一P型阱；
六.形成浅沟槽隔离；
七.在所述P型阱同所述深N型阱邻接区域上方形成多晶硅栅；
八.在位于所述多晶硅栅一侧的P型阱上形成器件源端及体端，在位于所述多晶硅栅相反一侧的深N型阱上形成器件漏端。
4.根据权利要求3所述的高压隔离N型LDMOS器件的制造方法，其特征在于，第一浓度的N型离子注入是浓度为6E12～1E13个/CM2、能量为1000Kev～2000Kev的磷离子注入，第一强度的N型离子扩散是温度为1100℃～1200℃、时间为5～10小时的磷离子扩散，第二浓度的N型离子注入是浓度为E12～5E12个/CM2、能量为200Kev～400Kev的磷离子注入，第二强度的N型离子扩散是温度为1000℃～1100℃、时间为1～3小时的磷离子扩散。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762149A (zh) * 2016-05-13 2016-07-13 上海贝岭股份有限公司 Cmos集成电路及工艺方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5264719A (en) * 1986-01-07 1993-11-23 Harris Corporation High voltage lateral semiconductor device
US5719421A (en) * 1994-10-13 1998-02-17 Texas Instruments Incorporated DMOS transistor with low on-resistance and method of fabrication
CN100474622C (zh) * 2004-05-14 2009-04-01 松下电器产业株式会社 半导体器件及其制造方法
CN102136493A (zh) * 2010-01-21 2011-07-27 上海华虹Nec电子有限公司 高压隔离型ldnmos器件及其制造方法
CN103035525A (zh) * 2011-10-10 2013-04-10 上海华虹Nec电子有限公司 高压隔离n型ldmos器件的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5264719A (en) * 1986-01-07 1993-11-23 Harris Corporation High voltage lateral semiconductor device
US5719421A (en) * 1994-10-13 1998-02-17 Texas Instruments Incorporated DMOS transistor with low on-resistance and method of fabrication
CN100474622C (zh) * 2004-05-14 2009-04-01 松下电器产业株式会社 半导体器件及其制造方法
CN102136493A (zh) * 2010-01-21 2011-07-27 上海华虹Nec电子有限公司 高压隔离型ldnmos器件及其制造方法
CN103035525A (zh) * 2011-10-10 2013-04-10 上海华虹Nec电子有限公司 高压隔离n型ldmos器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762149A (zh) * 2016-05-13 2016-07-13 上海贝岭股份有限公司 Cmos集成电路及工艺方法
CN105762149B (zh) * 2016-05-13 2021-06-25 上海贝岭股份有限公司 Cmos集成电路及工艺方法

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