CN103187403A - 半导体失效分析结构及形成方法、检测失效时间的方法 - Google Patents

Abstract

一种半导体失效分析结构及其形成方法、检测失效时间的方法，其中所述半导体失效分析结构包括：半导体衬底，所述半导体衬底具有待测区、第一串联区和第二串联区；位于所述半导体衬底的待测金属层、第一金属层和第二金属层；位于层间介质层内的第一导电插塞使第一金属层、第二金属层和待测金属层串联；位于所述第一串联区的若干第一电阻金属层；位于所述第二串联区的若干第二电阻金属层；位于第一串联区层间介质层内的若干第二导电插塞；位于第二串联区层间介质层内的若干第三导电插塞；所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联。

Description

半导体失效分析结构及形成方法、检测失效时间的方法

技术领域

本发明涉及一种半导体制造工艺，尤其涉及一种半导体失效检测结构及形成方法、检测失效时间的方法。

背景技术

大规模集成电路高复杂性与高集成度的发展要求使半导体器件必须拥有更高的可靠性。然而，目前影响半导体器件可靠性的原因很多，其中电迁移(Electro-Migration；简称：EM)现象是导致半导体器件失效的原因之一。具体地，电迁移会导致半导体器件内部的断路或短路，使器件的漏电量增加导致其失效。导致电迁移的原因是金属原子的移动，当金属互联线中的电流密度较大时，电子受到静电场的作用自阴极向阳极高速运动形成电子风，金属原子因受到电子风应力的作用也自阴极向阳极定向扩散，形成电迁移，形成空洞和凸起，造成半导体器件失效。

为了监控半导体器件中的电迁移的状况，常用的工艺是在半导体器件中设置电迁移测试结构来监控电迁移对半导体器件的影响。

现有的电迁移测试结构包括：半导体衬底；在半导体衬底上具有待测金属层和分离两块的第一金属层，所述待测金属层可以在第一金属层的上层或下层；待测金属层与第一金属层通过层间介质层隔离，所述层间介质层内具有穿透其厚度的待测导电插塞，其一端与待测金属层两端分别连接，另一端与分立两块的第一金属层相邻的一端分别连接；分离两块的第一金属层的另一端分别连接测试焊盘和加载焊盘，所述测试焊盘离待测金属层比加载焊盘近。

在公开号为US 2009/0012747 A1的美国专利文件中还可以发现更多的电迁移失效检测结构。

电迁移测试结构的测试方法为：提供环境温度，在一侧加载焊盘加载偏压，另一侧加载焊盘接地，使第一金属层、待测金属层以及连通他们的待测导电插塞间形成导电通路；在两侧测试焊盘监测并记录待测导电插塞和待测金属层之间的测得的电阻值随时间的推移而变化的变化量，从而得知待测金属层和待测导电插塞的电迁移失效的情况。

随着半导体工艺的发展方向是集成化以及小型化，由实验可证明半导体器件的小型化能提高其寿命以及速率，然而，待测金属层以及待测导电插塞的尺寸的变小使其电阻值也越来越小，导致现有电迁移测试结构的测试焊盘间的电压越来越小，因此以现有电迁移测试结构进行失效检测时测试设备会因其阻值过小而难以识别，难以检测到准确的电迁移情况。

发明内容

本发明解决的问题是提供能准确检测电迁移的半导体失效分析结构及其形成方法，本发明还提供了所述半导体失效结构检测失效时间的方法，能够准确测试小尺寸半导体中待测金属层和第一导电插塞的电迁移失效时间。

为解决上述问题，本发明提供一种半导体失效分析结构，包括：

半导体衬底，所述半导体衬底具有待测区、位于测试区两侧的第一串联区和第二串联区；

覆盖所述半导体衬底的层间介质层；

位于所述半导体衬底待测区的待测金属层；

横跨待测区和第一串联区的第一金属层；

横跨待测区和第二串联区的第二金属层；

所述第一金属层和第二金属层相对待测金属层设置，且通过层间介质层电隔离；

位于层间介质层内的第一导电插塞，所述第一导电插塞将第一金属层、第二金属层和待测金属层串联；

位于所述第一串联区的若干第一电阻金属层；

位于所述第二串联区的若干第二电阻金属层；

位于第一串联区层间介质层内的若干第二导电插塞，所述第二导电插塞包括至少2个导电插塞；

位于第二串联区层间介质层内的若干第三导电插塞，所述第三导电插塞包括至少2个导电插塞；

所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。

可选的，位于半导体衬底第一串联区的第一测试焊盘和第一加载焊盘，所述第一测试焊盘和第一加载焊盘与第一串联区最外侧的第一电阻金属层相连接，所述第一测试焊盘比第一加载焊盘距离待测区更近。

可选的，位于半导体衬底第二串联区的第二测试焊盘和第二加载焊盘，所述第二测试焊盘和第二加载焊盘与第二串联区最外侧的第二电阻金属层相连接，所述第二测试焊盘比第二加载焊盘距离待测区更近。

可选的，所述待测金属层的长度为5～15um。

可选的，所述第一金属层的长度为5～15um，所述第二金属层的长度为5～15um。

可选的，所述第一电阻金属层的长度为5～15um，所述第二电阻金属层的长度为5～15um。

可选的，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总长度为200～400um。

可选的，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总电阻值为20～1500Ω。

可选的，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

可选的，所述待测金属层在第一金属层和第二金属层的上方或下方。

可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

可选的，所述待测金属层、第一金属层、第二金属层、第一电阻金属层和第二电阻金属层的材料为铜、钨或铝。

本发明还提供一种半导体失效分析结构的形成方法，包括步骤：

提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

在半导体衬底的待测区表面形成待测金属层，在第一串联区和第二串联区表面形成若干分立的短金属层；

在待测金属层和若干分立的短金属层之间形成绝缘层；

在待测金属层、若干分立的短金属层和绝缘层表面形成层间介质层；

在层间介质层内形成贯穿其厚度的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与待测金属层两端连接，所述第二导电插塞分别与第一串联区内的若干短金属层两端连接，所述第三导电插塞分别与第二串联区内的若干短金属层两端连接；

在层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区，所述第一金属层和第二金属层的一端分别与第一导电插塞连接，第一金属层的另一端和第一串联区的金属互连层两端分别与第二导电插塞连接，第二金属层的另一端和第二串联区的金属互连层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

可选的，在第一串联区形成第一测试焊盘和第一加载焊盘，且与最外侧的金属互连层连接，所述第一测试焊盘比第一加载焊盘距离待测金属层更近。

可选的，在第二串联区形成第二测试焊盘和第二加载焊盘，且与第二串联区最外侧的金属互连层连接，所述第二测试焊盘比第二加载焊盘距离待测金属层更近。

可选的，所述待测金属层的长度为5～15um。

可选的，所述第一金属层的长度为5～15um，第二金属层的长度为5～15um。

可选的，所述短金属层的长度为5～15um，金属互连层的长度为5～15um。

可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总长度为200～400um。

可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总电阻值为20～1500Ω。

可选的，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

可选的，所述待测金属层、第一金属层、第二金属层、短金属层和金属互连层的材料为铜、钨或铝。

本发明还提供一种半导体失效分析结构的形成方法，包括步骤：

提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

在半导体衬底表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区；

在第一金属层、第二金属层和金属互连层之间形成绝缘层；

在所述第一金属层、第二金属层、金属互连层和绝缘层表面形成层间介质层；

在层间介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与第一金属层和第二金属层的一端连接，所述第二导电插塞分别与第一金属层的另一端以及第一串联区的若干金属互连层两端相连接，所述第三导电插塞分别与第二金属层另一端以及第二串联区的若干金属互连层两端相连接；

在所述层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面的待测区形成待测金属层，第一串联区和第二串联区形成若干短金属层，所述待测金属层两端分别与第一导电插塞连接，所述第一串联区的若干短金属层两端分别与第二导电插塞连接，所述第二串联区的若干短金属层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

可选的，在第一串联区形成第一测试焊盘和第一加载焊盘，与第一串联区最外侧的短金属层连接，所述第一测试焊盘比第一加载焊盘距离待测金属层更近。

可选的，在第二串联区形成第二测试焊盘和第二加载焊盘，与第二串联区最外侧的短金属层连接，所述第二测试焊盘比第二加载焊盘距离待测金属层更近。

可选的，所述待测金属层的长度为5～15um。

可选的，所述第一金属层的长度为5～15um，第二金属层的长度为5～15um。

可选的，所述短金属层的长度为5～15um，金属互连层的长度为5～15um。

可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总长度为200～400um。

可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总电阻值为20～1500Ω。

可选的，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

可选的，所述待测金属层、第一金属层、第二金属层、短金属层和金属互连层的材料为铜、钨或铝。

一种采用所述半导体失效分析结构检测失效时间的方法，包括步骤：

提供环境温度，在第一焊盘加载偏载电流，第二加载焊盘接地，使第一电阻金属层、第二电阻金属层、第一金属层、第二金属层和待测金属层以及连通他们的第一导电插塞、第二导电插塞和第三导电插塞形成导电通路；

在第一测试焊盘和第二测试焊盘监测并记录测得的电阻值随时间的推移而变化的变化量，定义电阻变化率为电阻值的变化量与原始电阻值的百分比率，当电阻变化率超过给定的参考值时，对应的时间为待测金属层和第一导电插塞的电迁移失效时间。

可选的，所述环境温度为250～400℃。

可选的，所述偏载电流为0～20mA。

可选的，所述参考值为10％～20％。

与现有技术相比，本发明具有以下优点：

本发明实施例的半导体失效结构通过在待测金属层、第一金属层和第二金属层两侧的第一串联区和第二串联区分别串联若干第一电阻金属层和第二电阻金属层，达到增大第一测试焊盘和第二测试焊盘之间的导电通路的电阻且同时使得电迁移发生在待测金属层，使测试设备能够准确地测得所述导电通路的电阻，从而提高了检测小尺寸半导体器件中的待测金属层和第一导电插塞电迁移的半导体失效分析结构的准确性；

进一步地，使每一段第一电阻金属层和第二电阻金属层的长度足够小到不足以发生电迁移，从而使电迁移发生在待测金属层和第一导电插塞范围内；另外，第二导电插塞和第三导电插塞分别包括2～4个导电插塞，电流在第二导电插塞以及第三导电插塞处被分流，电流应力减小，因此难以发生电迁移失效，从而第二导电插塞和第三导电插塞不会影响到测试电阻的结果。提高了所述半导体失效分析结构的准确性以及可靠性。

本发明实施例的两种用于形成所述半导体失效分析结构的形成方法，能够分别形成待测金属层在第一金属层和第二金属层上方的结构，以及待测金属层在第一金属层和第二金属层下方的结构，能够满足不同的工艺要求，所述的形成方法工艺简便，有利于实施以及量产化。

本发明实施例提供的采用所述半导体失效分析结构检测待测短金属层和待测导电插塞电迁移失效时间的方法，因第一测试焊盘和第二测试焊盘之间的导电通路的电阻增大，能够使测试设备准确地测得所述导电通路的电阻，从而提高了检测小尺寸半导体器件中的待测金属层和第一导电插塞电迁移的失效时间的准确性。

附图说明

图1是现有的电迁移失效分析结构中的电流上流结构的示意图；

图2是本发明具体实施例一所述半导体失效分析结构的形成方法的流程示意图；

图3至图6是本发明具体实施例一所述半导体失效分析结构的形成方法的剖面结构示意图；

图7是本发明具体实施例二所述半导体失效分析结构的形成方法的流程示意图；

图8至图11是本发明具体实施例二所述半导体失效分析结构的形成方法的剖面结构示意图；

图12是本发明以半导体失效分析结构检测待测金属层和第一导电插塞电迁移失效时间的方法的流程示意图；

图13和图14分别是本发明以半导体失效分析结构检测待测金属层和第一导电插塞电迁移失效时间的方法的两种剖面结构示意图。

具体实施方式

当采用现有的电迁移失效结构在小尺寸的半导体器件中进行电迁移失效检测时，为了使测试设备能够准确识别待测短金属层的电压，从而得到准确的待测短金属层的电迁移情况，现有工艺采用增长第一金属层的方法使测试焊盘间的电阻值增大，从而使测试焊盘间的电压足够达到能够被测试设备识别。

如图1所示为现有的电迁移失效分析结构中的电流上流结构，半导体衬底10表面具有分立两块的第一金属层11，以介质层12相隔离，所述分立的第一金属层11相邻的两端分别与待测导电插塞14连接，所述待测导电插塞14分别与待测短金属层15的两端连接，所述待测短金属层15与第一金属层11以层间介质层16相隔离，分立的第一金属层11的另一端分别与测试焊盘17和加载焊盘18相连接。

当增加第一金属层11的长度时测试焊盘17间的电阻值增大，当在加载焊盘18间加载偏压时，测试焊盘17间的测得的电压足够大到能被测试设备准确识别，然而由于第一金属层11的长度过长，第一金属层11容易发生电迁移，导致测试焊盘17间测得的电压变化不止因待测短金属层15和待测导电插塞14引起，使测试结果不准确。

相同的，当采用现有的电迁移下流结构进行小尺寸半导体器件中的待测短金属层和待测导电插塞的电迁移失效检测时也会发生相同问题。

为了解决上述问题，本发明提供一种半导体失效分析结构，能够对小尺寸半导体器件中的待测金属层进行准确的电迁移失效检测，包括：

半导体衬底，所述半导体衬底具有待测区、位于测试区两侧的第一串联区和第二串联区；覆盖所述半导体衬底的层间介质层；位于所述半导体衬底待测区的待测金属层；横跨待测区和第一串联区的第一金属层；横跨待测区和第二串联区的第二金属层；所述第一金属层和第二金属层相对待测金属层设置，且通过层间介质层电隔离；位于层间介质层内的第一导电插塞，所述第一导电插塞将第一金属层、第二金属层和待测金属层串联；位于所述第一串联区的若干第一电阻金属层；位于所述第二串联区的若干第二电阻金属层；位于第一串联区层间介质层内的若干第二导电插塞，所述第二导电插塞包括至少2个导电插塞；位于第二串联区层间介质层内的若干第三导电插塞，所述第三导电插塞包括至少2个导电插塞；所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。

进一步地，位于半导体衬底第一串联区的第一测试焊盘和第一加载焊盘，所述第一测试焊盘和第一加载焊盘与第一串联区最外侧的第一电阻金属层相连接，所述第一测试焊盘比第一加载焊盘距离待测区更近；位于半导体衬底第二串联区的第二测试焊盘和第二加载焊盘，所述第二测试焊盘和第二加载焊盘与第二串联区最外侧的第二电阻金属层相连接，所述第二测试焊盘比第二加载焊盘距离待测区更近。

本发明的发明人通过在待测金属层、第一金属层和第二金属层两侧的第一串联区和第二串联区串联若干第一电阻金属层和第二电阻金属层，达到增大第一测试焊盘和第二测试焊盘之间的导电通路的电阻的目的，使测试设备能够准确地测得电阻，提高了检测待测金属层和第一导电插塞电迁移的半导体失效分析结构的准确性。

为了形成所述半导体失效分析结构，本发明的发明人还提供了半导体失效分析结构的形成方法，以下将结合具体实施例进行说明。

具体实施例一

请参考图2，半导体失效分析结构的形成方法，包括步骤如下：

步骤S101，提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

步骤S102，在半导体衬底的待测区表面形成待测金属层，在第一串联区和第二串联区表面形成若干分立的短金属层；

步骤S103，在待测金属层和若干分立的短金属层之间形成绝缘层；

步骤S104，在待测金属层、若干分立的短金属层和绝缘层表面形成层间介质层；

步骤S105，在层间介质层内形成贯穿其厚度的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与待测金属层两端连接，所述第二导电插塞分别与第一串联区内的若干短金属层两端连接，所述第三导电插塞分别与第二串联区内的若干短金属层两端连接；

步骤S106，在层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区，所述第一金属层和第二金属层的一端分别与第一导电插塞连接，第一金属层的另一端和第一串联区的金属互连层两端分别与第二导电插塞连接，第二金属层的另一端和第二串联区的金属互连层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

图3至图6为本实施例半导体失效分析结构的形成方法的剖面结构示意图。

请参考图3，提供半导体衬底100，所述半导体衬底100具有待测区101、位于待测区101两侧的第一串联区102和第二串联区103。。

所述半导体衬底100作用是为后续形成半导体器件提供工作平台，材料为n型硅衬底、p型硅衬底、绝缘层上的硅(SOI)衬底、氮化硅衬底或者砷化镓等III-V族化合物等。

第一串联区102和第二串联区103是用于串联使半导体失效分析结构的电阻值增大的短金属层和金属互连层的区域。

请参考图4，在半导体衬底100的待测区101表面形成待测金属层110，第一串联区102和第二串联区103表面形成若干分立的短金属层111，在待测金属层110和短金属层111之间形成绝缘层112。

所述待测金属层110和若干分立的短金属层111的材料为铜、钨或铝，所述介质层112的材料为氧化硅或氮化硅。

在一实施例中，当待测金属层110和若干分立的短金属层111材料为铜或钨时，形成工艺为：在半导体衬底100的表面以化学气相沉积工艺形成铜或钨的金属层，在金属层表面涂覆光刻胶并曝光，对图形化的金属层进行刻蚀形成绝缘层112的开口，在所述开口内填充介质材料并进行平坦化，例如化学机械抛光(CMP)，形成待测金属层110和若干分立的短金属层111。

在另一实施例中，当待测金属层110和若干分立的短金属层111材料为铝时，形成工艺为：在半导体衬底100的表面以化学气相沉积工艺形成介质层112，在绝缘层112表面涂覆光刻胶并曝光，对图形化的绝缘层112进行刻蚀形成待测金属层110和若干分立的短金属层111的开口，在所述开口内填充铝并进行平坦化，形成待测金属层110和若干分立的短金属层111。

所述待测金属层110和若干分立的短金属层111的长度为5～15μm。

请参考图5，在待测短金属层110、短金属层111以及绝缘层112表面形成层间介质层120，在所述层间介质层120内形成贯穿其厚度的第一导电插塞121、第二导电插塞122和第三导电插塞123，所述第一导电插塞121分别与待测金属层110两端连接，所述第二导电插塞122分别与第一串联区102内的若干分立的短金属层111两端连接，所述第三导电插塞123分别与第二串联区103内的若干分立的短金属层111两端连接。

所述层间介质层120的材料为氧化硅或氮化硅，所述第一导电插塞121、第二导电插塞122和第三导电插塞123的材料为铜或钨，所述第二导电插塞122包括2～4个导电插塞，所述第三导电插塞123包括2～4个导电插塞。

所述层间介质层120的形成工艺为：在在待测金属层110、短金属层111以及绝缘层112表面通过沉积工艺形成，较好的是化学气相沉积法；所述第一导电插塞121、第二导电插塞122和第三导电插塞123的形成工艺为：在层间介质层120表面涂覆光刻胶并曝光，对图形化的层间介质层120进行刻蚀，形成待测导电插塞121、第二导电插塞122和第三导电插塞123的开口，在所述开口内填充铜或钨金属并进行平坦化，形成待测导电插塞121、第二导电插塞122和第三导电插塞123。

请参考图6，在层间介质层120、第一导电插塞121、第二导电插塞122和第三导电插塞123表面形成第一金属层130、第二金属层131和金属互连层132，所述第一金属层130横跨待测区101和第一串联区102，所述第二金属层131横跨待测区101和第二串联区103，所述金属互连层132在第一串联区102和第二串联区103，所述第一金属层130和第二金属层131的一端分别与第一导电插塞121连接，第一金属层130的另一端和第一串联区102的金属互连层132两端分别与第二导电插塞122连接，第二金属层131的另一端和第二串联区103的金属互连层132两端分别与第三导电插塞123连接，所述第一串联区102内的短金属层111和金属互连层132的总长度与第二串联区103内的短金属层111和金属互连层132的总长度相同。

进一步地，在第一串联区102形成第一测试焊盘133和第一加载焊盘134，且与最外侧的金属互连层132连接，所述第一测试焊盘133比第一加载焊盘134距离待测金属层110更近，在第二串联区103形成第二测试焊盘135和第二加载焊盘136，且与第二串联区103最外侧的金属互连层132连接，所述第二测试焊盘135比第二加载焊盘136距离待测金属层更近。

所述第一金属层130、第二金属层131和金属互连层132有绝缘层137隔离，所述绝缘层137的材料为氧化硅或氮化硅。

所述第一串联区102的短金属层111和金属互连层132构成第一电阻金属层，所述第二串联区103的短金属层111和金属互连层132构成第二电阻金属层。

所述第一金属层130、第二金属层131和金属互连层132的材料为铜、钨或铝，形成工艺与本实施例中图4所示形成待测金属层110和若干分立的短金属层111的工艺一致，在此不做赘述。

所述第一金属层130、第二金属层131和金属互连层132的长度分别为5～15μm，所述待测金属层110、第一金属层130、第二金属层131、若干短金属层111和若干金属互连层132的总长度为200～400μm，总电阻值为20～1500Ω。

基于上述半导体失效分析结构的形成方法所形成的半导体失效分析结构，请参考图6，包括：

半导体衬底100，所述半导体衬底100具有待测区101、第一串联区102和第二串联区区103，所述第一串联区102和第二串联区103在待测区101两侧；

覆盖所述半导体衬底100的层间介质层120；位于所述半导体衬底100待测区101的待测金属层110；横跨待测区101和第一串联区102的第一金属层130；横跨待测区101和第二串联区103的第二金属层131；所述第一金属层130和第二金属层131在待测金属层110上层，且通过层间介质层120电隔离；位于所述第一串联区102的若干第一电阻金属层，所述第一电阻金属层包括第一串联区102的短金属层111和金属互连层132；位于所述第二串联区103的若干第二电阻金属层，所述第二电阻金属层包括第二串联区103的短金属层111和金属互连层132；

位于层间介质层120内的第一导电插塞121，所述第一导电插塞121将第一金属层130、第二金属层131和待测金属层110串联；位于第一串联区102层间介质层120内的若干第二导电插塞122，所述第二导电插塞122包括至少2个导电插塞；位于第二串联区102层间介质层120内的若干第三导电插塞123，所述第三导电插塞123包括至少2个导电插塞；所述第一导电插塞121、第二导电插塞122、第三导电插塞123将所述待测金属层110、第一金属层130、第二金属层131、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。

本实施例所形成的半导体失效分析结构通过在待测金属层110、第一金属层131和第二金属层132两侧的第一串联区102和第二串联区103串联若干第一电阻金属层和第二电阻金属层，达到增大第一测试焊盘133和第二测试焊盘135之间的导电通路的电阻的目的，使测试设备能够准确地测得电阻，提高了检测待测金属层110和第一导电插塞121电迁移的半导体失效分析结构的准确性；

进一步地，使每一段第一电阻金属层和第二电阻金属层的长度足够小到不足以发生电迁移，从而使电迁移发生在待测金属层110和第一导电插塞121范围内；另外，第二导电插塞122和第三导电插塞123分别包括2～4个导电插塞，电流在第二导电插塞122以及第三导电插塞123处被分流，电流应力减小，因此难以发生电迁移失效，从而第二导电插塞122和第三导电插塞123不会影响到测试电阻的结果，提高了所述半导体失效分析结构的准确性以及可靠性。

具体实施例二

请参考图7，半导体失效分析结构的形成方法，包括步骤如下：

步骤S201，提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

步骤S202，在半导体衬底表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区；

步骤S203，在第一金属层、第二金属层和金属互连层之间形成绝缘层；

步骤S204，在所述第一金属层、第二金属层、金属互连层和绝缘层表面形成层间介质层；

步骤S205，在层间介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与第一金属层和第二金属层的一端连接，所述第二导电插塞分别与第一金属层的另一端以及第一串联区的若干金属互连层两端相连接，所述第三导电插塞分别与第二金属层另一端以及第二串联区的若干金属互连层两端相连接；

步骤S206，在所述层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面的待测区形成待测金属层，第一串联区和第二串联区形成若干短金属层，所述待测金属层两端分别与第一导电插塞连接，所述第一串联区的若干短金属层两端分别与第二导电插塞连接，所述第二串联区的若干短金属层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

图8至图11为本实施例半导体失效分析结构的形成方法的剖面结构示意图。

请参考图8，提供半导体衬底200，所述半导体衬底200具有待测区201、位于待测区201两侧的第一串联区202和第二串联区203。

所述半导体衬底200作用是为后续形成半导体器件提供工作平台，材料为n型硅衬底、p型硅衬底、绝缘层上的硅(SOI)衬底、氮化硅衬底或者砷化镓等III-V族化合物等。

第一串联区202和第二串联区203是用于串联使半导体失效分析结构的电阻值增大的短金属层和金属互连层的区域。

请参考图9，在半导体衬底200表面形成第一金属层210、第二金属层211和金属互连层212，所述第一金属层210横跨待测区201和第一串联区202，所述第二金属层211横跨待测区201和第二串联区203，所述金属互连层212在第一串联区202和第二串联区203；在第一金属层210、第二金属层211和金属互连层212之间形成绝缘层213。

所述第一金属层210、第二金属层211和金属互连层212的材料为铜、钨或铝，所述绝缘层213的材料为氧化硅或氮化硅。

在一实施例中，当第一金属层210、第二金属层211和金属互连层212的材料为铜或钨时，形成工艺为：在半导体衬底200表面以化学气相沉积工艺形成铜或钨的金属层，在金属层表面涂覆光刻胶并曝光，对图形化的金属层进行刻蚀形成绝缘层213的开口，在所述开口内填充绝缘材料并进行平坦化，例如化学机械抛光(CMP)，形成第一金属层210、第二金属层211和金属互连层212。

在另一实施例中，当第一金属层210、第二金属层211和金属互连层212的材料为铝时，形成工艺为：在半导体衬底200的表面以化学气相沉积工艺形成绝缘层213，在绝缘层213表面涂覆光刻胶并曝光，对图形化的绝缘层213进行刻蚀形成第一金属层210、第二金属层211和金属互连层212的开口，在所述开口内填充铝并进行平坦化，形成第一金属层210、第二金属层211和金属互连层212。

所述第第一金属层210、第二金属层211和金属互连层212的长度分别为5～15μm。

请参考图10，在第一金属层210、第二金属层211和金属互连层212表面形成层间介质层220，在所述层间介质层220内形成第一导电插塞221、第二导电插塞222和第三导电插塞223，所述第一导电插塞221分别与第一金属层210和第二金属层211的一端连接，所述第二导电插塞222分别与第一金属层210的另一端以及第一串联区202的若干金属互连层212两端相连接，所述第三导电插塞223分别与第二金属层211另一端以及第二串联区203的若干金属互连层212两端相连接。

所述层间介质层220的材料为氧化硅或氮化硅，所述第一导电插塞221、第二导电插塞222和第三导电插塞223的材料为铜或钨，第二导电插塞222和第三导电插塞223分别包括2～4个导电插塞。

所述层间介质层220的形成工艺为：第一金属层210、第二金属层211和金属互连层212表面通过沉积工艺形成，较好的是化学气相沉积法；所述第一导电插塞221、第二导电插塞222和第三导电插塞223的形成工艺为：在层间介质层220表面涂覆光刻胶并曝光，对图形化的层间介质层220进行刻蚀，形成第一导电插塞221、第二导电插塞222和第三导电插塞223的开口，在所述开口内填充铜或钨金属并进行平坦化，形成第一导电插塞221、第二导电插塞222和第三导电插塞223。

请参考图11，在所述层间介质层220、待第一导电插塞221、第二导电插塞222和第三导电插塞223表面待测区201形成待测金属层230，第一串联区202和第二串联区203形成若干分立的短金属层231，所述待测短金属层230两端分别与第一导电插塞221连接，所述第一串联区202的若干分立的短金属层231两端分别通过第二导电插塞222连接，所述第二串联区203的若干分立的短金属层231两端分别通过第三导电插塞223连接。

进一步的，在第一串联区202形成第一测试焊盘232和第一加载焊盘233，与第一串联区202最外侧的短金属层231连接，所述第一测试焊盘232比第一加载焊盘233距离待测金属层230更近；在第二串联区203形成第二测试焊盘234和第二加载焊盘235，与第二串联区203最外侧的短金属层231连接，所述第二测试焊盘234比第二加载焊盘235距离待测金属层更近。

所述待测金属层230和若干分立的短金属层231由绝缘层236隔离，所述绝缘层236的材料为氧化硅或氮化硅。

所述第一串联区202的短金属层231和金属互连层212构成第一电阻金属层，所述第二串联区203的短金属层231和金属互连层212构成第二电阻金属层。

所述待测金属层230和若干分立的短金属层231的材料为铜、钨或铝，形成工艺与本实施例中图9所示形成第一金属层210、第二金属层211和金属互连层212的工艺一致，在此不作赘述。

所述待测金属层230和短金属层231的长度分别为5～15μm，所述待测金属层230、第一金属层210、第二金属层211、若干短金属层231和若干金属互连层212的总长度为200～400μm，总电阻值为20～1500Ω。

基于上述半导体失效分析结构的形成方法所形成的半导体失效分析结构，请参考图11，包括：

半导体衬底200，所述半导体衬底200具有待测区201、第一串联区202和第二串联区区203，所述第一串联区202和第二串联区203在待测区201两侧；

覆盖所述半导体衬底200的层间介质层220；位于所述半导体衬底200待测区201的待测金属层230；横跨待测区201和第一串联区202的第一金属层210；横跨待测区201和第二串联区203的第二金属层211；所述第一金属层210和第二金属层211在待测金属层230下层，且通过层间介质层220电隔离；位于所述第一串联区202的若干第一电阻金属层，所述第一电阻金属层包括第一串联区202的短金属层231和金属互连层212；位于所述第二串联区203的若干第二电阻金属层，所述第二电阻金属层包括第二串联区203的短金属层231和金属互连层212；

位于层间介质层220内的第一导电插塞221，所述第一导电插塞221将第一金属层210、第二金属层211和待测金属层230串联；位于第一串联区202层间介质层220内的若干第二导电插塞222，所述第二导电插塞222包括至少2个导电插塞；位于第二串联区202层间介质层220内的若干第三导电插塞223，所述第三导电插塞223包括至少2个导电插塞；所述第一导电插塞221、第二导电插塞222、第三导电插塞223将所述待测金属层230、第一金属层210、第二金属层211、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。

本实施例所形成的半导体失效分析结构通过在待测金属层230、第一金属层210和第二金属层211两侧的第一串联区202和第二串联区203串联若干第一电阻金属层和第二电阻金属层，达到增大第一测试焊盘232和第二测试焊盘234之间的导电通路的电阻的目的，使测试设备能够准确地测得电阻，提高了检测待测金属层230和第一导电插塞221电迁移的半导体失效分析结构的准确性；

进一步地，使每一段第一电阻金属层和第二电阻金属层的长度足够小到不足以发生电迁移，从而使电迁移发生在待测金属层230和第一导电插塞221范围内；另外，第二导电插塞222和第三导电插塞223分别包括2～4个导电插塞，电流在第二导电插塞222以及第三导电插塞223处被分流，电流应力减小，因此难以发生电迁移失效，从而第二导电插塞222和第三导电插塞223不会影响到测试电阻的结果，提高了所述半导体失效分析结构的准确性以及可靠性。

本发明的发明人还提供一种采用所述半导体失效分析结构检测失效时间的方法，具体的，采用所述半导体失效分析结构检测待测短金属层和待测导电插塞电迁移失效时间的方法，请参考图12，包括步骤：

步骤S301，提供环境温度，在第一焊盘加载偏载电流，第二加载焊盘接地，使第一电阻金属层、第二电阻金属层、第一金属层、第二金属层和待测金属层以及连通他们的第一导电插塞、第二导电插塞和第三导电插塞形成导电通路；

步骤S302，在第一测试焊盘和第二测试焊盘监测并记录测得的电阻值随时间的推移而变化的变化量，定义电阻变化率为电阻值的变化量与原始电阻值的百分比率，当电阻变化率超过给定的参考值时，对应的时间为待测金属层和第一导电插塞的电迁移失效时间。

下面结合具体实施例对本发明半导体失效分析结构检测待测短金属层和待测导电插塞电迁移失效时间的方法进行说明：

在一实施例中，请参考图13，提供第一环境温度，在第一串联区302的第一加载焊盘334加载偏载电流，第二串联区303第二加载焊盘336接地，使第一电阻金属层311、第二电阻金属层312、第一金属层330、第二金属层331和待测区301的待测金属层310以及连通他们的第一导电插塞321、第二导电插塞322和第三导电插塞323形成导电通路。

所述第一环境温度的范围为250～400℃，高温环境能使够金属原子更活跃，加速迁移，有利于测试的进行。

在第一测试焊盘333和第二测试焊盘335监测并记录导电通路的电阻值随时间的推移而变化的变化量，定义电阻变化率为电阻值的变化量与原始电阻值的百分比率，当电阻变化率超过给定的参考值时，对应的时间为待测金属层310和第一导电插塞321的电迁移失效时间。

所述参考值为10％～20％。

所述电流方向如30所示，所述的偏载电流范围为0～20mA，偏载电流在通路中产生电流应力，推动金属原子进行定向移动，从而使第一导电插塞321和待测金属层310形成空洞和凸起，导致第一导电插塞321和待测金属层310电阻逐渐增大，造成电迁移失效，此刻第一电阻金属层311、第二电阻金属层312使得第一测试焊盘333和第二测试焊盘335之间的导电通路的电阻增大，从而使测试设备检测易于检测电阻，同时，因第一电阻金属层311、第二电阻金属层312、第一金属层330和第二金属层331长度都不足以发生电迁移，因此能使导电通路中的电迁移集中发生在待测金属层310和第一导电插塞321中，其中，第二导电插塞322和第三导电插塞323能够使电流在此分流，使电迁移不易发生，因此以本发明的半导体失效分析结构进行电迁移失效时间的检测得到的结果更为准确。

在另一实施例中，请参考图14，提供第二环境温度，在第一串联区402的第一加载焊盘434加载偏载电流，第二串联区403的第二加载焊盘436接地，使第一电阻金属层412、第二电阻金属层413、第一金属层410、第二金属层411和待测区401待测金属层430以及连通他们的第一导电插塞421、第二导电插塞422和第三导电插塞423形成导电通路，电流方向为40。

所述第二环境温度的范围为250～400℃，高温环境能使够金属原子更活跃，加速迁移，有利于测试的进行。

在第一测试焊盘433和第二测试焊盘435之间监测并记录导电通路的电阻值随时间的推移而变化的变化量，定义电阻变化率为电阻值的变化量与原始电阻值的百分比率，当电阻变化率超过给定的参考值时，对应的时间为待测金属层430和第一导电插塞421的电迁移失效时间。

所述参考值为10％～20％。

所述电流方向如40所示，所述的偏载电流范围为0～20mA，偏载电流在通路中产生电流应力，推动金属原子进行定向移动，从而使第一导电插塞421和待测金属层430形成空洞和凸起，导致第一导电插塞421和待测金属层430电阻逐渐增大，造成电迁移失效，此刻第一电阻金属层412、第二电阻金属层413使得第一测试焊盘433和第二测试焊盘435之间的导电通路的电阻增大，从而使测试设备检测易于检测电阻，同时，因第一电阻金属层412、第二电阻金属层413、第一金属层410和第二金属层411长度都不足以发生电迁移，因此能使导电通路中的电迁移集中发生在待测金属层430和第一导电插塞421中，其中，第二导电插塞422和第三导电插塞423能够使电流在此分流，使电迁移不易发生，因此以本发明的半导体失效分析结构进行电迁移失效时间的检测得到的结果更为准确。

综上所述，本发明实施例的半导体失效结构通过在待测金属层、第一金属层和第二金属层两侧的第一串联区和第二串联区分别串联若干第一电阻金属层和第二电阻金属层，达到增大第一测试焊盘和第二测试焊盘之间的导电通路的电阻的目的，使测试设备能够准确地测得所述导电通路的电阻，从而提高了检测小尺寸半导体器件中的待测金属层和第一导电插塞电迁移的半导体失效分析结构的准确性；

进一步地，使每一段第一电阻金属层和第二电阻金属层的长度足够小到不足以发生电迁移，从而使电迁移发生在待测金属层和第一导电插塞范围内；另外，第二导电插塞和第三导电插塞分别包括2～4个导电插塞，电流在第二导电插塞以及第三导电插塞处被分流，电流应力减小，因此难以发生电迁移失效，从而第二导电插塞和第三导电插塞不会影响到测试电阻的结果。提高了所述半导体失效分析结构的准确性以及可靠性。

本发明实施例的两种用于形成所述半导体失效分析结构的形成方法，能够分别形成待测金属层在第一金属层和第二金属层上方的结构，以及待测金属层在第一金属层和第二金属层下方的结构，能够满足不同的工艺要求，所述的形成方法工艺简便，有利于实施以及量产化。

本发明实施例提供的采用所述半导体失效分析结构检测待测短金属层和待测导电插塞电迁移失效时间的方法，因第一测试焊盘和第二测试焊盘之间的导电通路的电阻增大，能够使测试设备准确地测得所述导电通路的电阻，从而提高了检测小尺寸半导体器件中的待测金属层和第一导电插塞电迁移的失效时间的准确性。

虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (38)

1.一种半导体失效分析结构，其特征在于，包括：

半导体衬底，所述半导体衬底具有待测区、位于测试区两侧的第一串联区和第二串联区；

覆盖所述半导体衬底的层间介质层；

位于所述半导体衬底待测区的待测金属层；

横跨待测区和第一串联区的第一金属层；

横跨待测区和第二串联区的第二金属层；

所述第一金属层和第二金属层相对待测金属层设置，且通过层间介质层电隔离；

位于层间介质层内的第一导电插塞，所述第一导电插塞将第一金属层、第二金属层和待测金属层串联；

位于所述第一串联区的若干第一电阻金属层；

位于所述第二串联区的若干第二电阻金属层；

位于第一串联区层间介质层内的若干第二导电插塞，所述第二导电插塞包括至少2个导电插塞；

位于第二串联区层间介质层内的若干第三导电插塞，所述第三导电插塞包括至少2个导电插塞；

所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。

2.根据权利要求1所述半导体失效分析结构，其特征在于，还包括：位于半导体衬底第一串联区的第一测试焊盘和第一加载焊盘，所述第一测试焊盘和第一加载焊盘与第一串联区最外侧的第一电阻金属层相连接，所述第一测试焊盘比第一加载焊盘距离待测区近。

3.根据权利要求1所述半导体失效分析结构，其特征在于，还包括：位于半导体衬底第二串联区的第二测试焊盘和第二加载焊盘，所述第二测试焊盘和第二加载焊盘与第二串联区最外侧的第二电阻金属层相连接，所述第二测试焊盘比第二加载焊盘距离待测区近。

4.根据权利要求1所述半导体失效分析结构，其特征在于，所述待测金属层的长度为5～15um。

5.根据权利要求1所述半导体失效分析结构，其特征在于，所述第一金属层的长度为5～15um，所述第二金属层的长度为5～15um。

6.根据权利要求1所述半导体失效分析结构，其特征在于，所述第一电阻金属层的长度为5～15um，所述第二电阻金属层的长度为5～15um。

7.根据权利要求1所述半导体失效分析结构，其特征在于，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总长度为200～400um。

8.根据权利要求1所述半导体失效分析结构，其特征在于，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总电阻值为20～1500Ω。

9.根据权利要求1所述半导体失效分析结构，其特征在于，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

10.根据权利要求1所述半导体失效分析结构，其特征在于，所述待测金属层在第一金属层和第二金属层的上方或下方。

11.根据权利要求1所述半导体失效分析结构，其特征在于，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

12.根据权利要求1所述半导体失效分析结构，其特征在于，所述待测金属层、第一金属层、第二金属层、第一电阻金属层和第二电阻金属层的材料为铜、钨或铝。

13.一种半导体失效分析结构的形成方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

在半导体衬底的待测区表面形成待测金属层，在第一串联区和第二串联区表面形成若干分立的短金属层；

在待测金属层和若干分立的短金属层之间形成绝缘层；

在待测金属层、若干分立的短金属层和绝缘层表面形成层间介质层；

在层间介质层内形成贯穿其厚度的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与待测金属层两端连接，所述第二导电插塞分别与第一串联区内的若干短金属层两端连接，所述第三导电插塞分别与第二串联区内的若干短金属层两端连接；

在层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区，所述第一金属层和第二金属层的一端分别与第一导电插塞连接，第一金属层的另一端和第一串联区的金属互连层两端分别与第二导电插塞连接，第二金属层的另一端和第二串联区的金属互连层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

14.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，在第一串联区形成第一测试焊盘和第一加载焊盘，且与最外侧的金属互连层连接，所述第一测试焊盘比第一加载焊盘距离待测金属层近。

15.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，在第二串联区形成第二测试焊盘和第二加载焊盘，且与第二串联区最外侧的金属互连层连接，所述第二测试焊盘比第二加载焊盘距离待测金属层近。

16.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层的长度为5～15um。

17.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述第一金属层的长度为5～15um，第二金属层的长度为5～15um。

18.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述短金属层的长度为5～15um，金属互连层的长度为5～15um。

19.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总长度为200～400um。

20.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总电阻值为20～1500Ω。

21.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

22.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

23.根据权利要求13所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、短金属层和金属互连层的材料为铜、钨或铝。

24.一种半导体失效分析结构的形成方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；

在半导体衬底表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区；

在第一金属层、第二金属层和金属互连层之间形成绝缘层；

在所述第一金属层、第二金属层、金属互连层和绝缘层表面形成层间介质层；

在层间介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与第一金属层和第二金属层的一端连接，所述第二导电插塞分别与第一金属层的另一端以及第一串联区的若干金属互连层两端相连接，所述第三导电插塞分别与第二金属层另一端以及第二串联区的若干金属互连层两端相连接；

在所述层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面的待测区形成待测金属层，第一串联区和第二串联区形成若干短金属层，所述待测金属层两端分别与第一导电插塞连接，所述第一串联区的若干短金属层两端分别与第二导电插塞连接，所述第二串联区的若干短金属层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。

25.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，在第一串联区形成第一测试焊盘和第一加载焊盘，与第一串联区最外侧的短金属层连接，所述第一测试焊盘比第一加载焊盘距离待测金属层近。

26.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，在第二串联区形成第二测试焊盘和第二加载焊盘，与第二串联区最外侧的短金属层连接，所述第二测试焊盘比第二加载焊盘距离待测金属层近。

27.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层的长度为5～15um。

28.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述第一金属层的长度为5～15um，第二金属层的长度为5～15um。

29.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述短金属层的长度为5～15um，金属互连层的长度为5～15um。

30.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总长度为200～400um。

31.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总电阻值为20～1500Ω。

32.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述第二导电插塞包括2～4个导电插塞，所述第三导电插塞包括2～4个导电插塞。

33.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或钨。

34.根据权利要求24所述半导体失效分析结构的形成方法，其特征在于，所述待测金属层、第一金属层、第二金属层、短金属层和金属互连层的材料为铜、钨或铝。

35.一种采用如权利要求1至12任一项所述半导体失效分析结构检测失效时间的方法，其特征在于，包括步骤：

提供环境温度，在第一焊盘加载偏载电流，第二加载焊盘接地，使第一电阻金属层、第二电阻金属层、第一金属层、第二金属层和待测金属层以及连通他们的第一导电插塞、第二导电插塞和第三导电插塞形成导电通路；

在第一测试焊盘和第二测试焊盘监测并记录测得的电阻值随时间的推移而变化的变化量，定义电阻变化率为电阻值的变化量与原始电阻值的百分比率，当电阻变化率超过给定的参考值时，对应的时间为待测金属层和第一导电插塞的电迁移失效时间。

36.根据权利要求35所述的检测失效时间的方法，其特征在于，所述环境温度为250～400℃。

37.根据权利要求35所述的检测失效时间的方法，其特征在于，所述偏载电流为0～20mA。

38.根据权利要求35所述的检测失效时间的方法，其特征在于，所述参考值为10％～20％。

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