CN103165675B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明描述的工艺和结构的实施例提供用于改善载流子迁移率的机制。在晶体管沟道区附近的由掺杂的外延材料生成的在源极区和漏极区内的位错和产生的应变均对沟道区内的应变起作用。因此，提高了器件性能。本发明还公开了用于在半导体器件中形成应激源区的机制。

Description

半导体器件及其形成方法
相关申请的交叉引用
本申请涉及2011年7月6日提交的、名称为“A Semiconductor Device witha Dislocation Structure and Method of Forming the Same”、申请号为13/177,309的美国专利申请和2011年2月17日提交的、名称为“Integrated Circuits andFabrication Methods Thereof”、申请号为13/029,378的美国专利申请，该两篇申请通过整体引用并入本文中。本申请还涉及与本申请同日提交的、名称为“Pinch-Off Control of Gate Edge Dislocation”、申请号为_____(代理卷号为NO.TSMC2011-0752)的美国专利申请，该申请也通过整体引用并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及用于在半导体器件中形成应激源区的机制。
背景技术
半导体集成电路(IC)工业已经历了快速增长。在IC发展过程中，功能密度(即，每芯片面积互连器件的数量)普遍增加，与此同时几何尺寸(即，能使用制造工艺创建的最小元件(或线路))不断降低。这种减小尺寸的工艺通过提高生产效率以及降低相关成本总体上提供了益处。这种尺寸减小也增加了加工和制造IC的复杂性，并且为了实现这些认识到的改进，在IC制造中也需要类似的发展。
例如，随着诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各技术节点减小尺寸，已经实现应变的源极区/漏极区部件(例如，应激源区)来增加载流子迁移率并提高器件性能。应力使半导体晶格变形或应变，这影响半导体的能带排列和电荷传输特性。通过控制成品器件内的应力的大小和分布，制造者可增加载流子迁移率并提高器件性能。尽管目前的IC器件应激源区的形成方法总体上适于它们的预期目的，然而他们并不是在各个方面都令人完全满意。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括：
半导体衬底；
栅极结构，设置在所述半导体衬底的沟道区的上方；
第一应力区，设置在所述半导体衬底内，所述第一应力区包括至少一个位错；以及
第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料。
在可选实施方式中，在所述半导体器件内所述第一应力区的深度大于所述第二应力区的深度。
在可选实施方式中，第一位错和第二位错沿[111]方向形成。
在可选实施方式中，所述[111]方向具有在大约45度到大约65度范围内的角度，所述角度相对于与所述半导体衬底表面平行的轴向测得。
在可选实施方式中，所述至少一个位错从所述第一应力区延伸通过所述第二应力区。
在可选实施方式中，第一位错具有设置在所述半导体衬底内的低于100纳米的深度处的夹断点，所述深度相对于所述半导体衬底的表面测得。
在可选实施方式中，所述夹断点不是设置沟道区内。
在可选实施方式中，所述第一应力区和所述第二应力区没有延伸至所述衬底的虚构中心线之外。
在可选实施方式中，所述第一应力区的深度小于大约
在可选实施方式中，所述第二应力区的深度在大约到大约范围内。
在可选实施方式中，所述第一应力区和第二应力区设置在源极区或漏极区内并靠近所述栅极结构。
在可选实施方式中，包括栅极结构的晶体管为n型金属氧化物硅(NMOS)场效应晶体管(FET)，并且其中所述外延应力诱导材料包括SiC、SiP或SiCP。
根据本发明的另一个方面，还提供了一种半导体器件，所述半导体器件包括：
半导体衬底；
栅极结构，设置在所述半导体衬底的沟道区的上方；
第一应力区，设置所述半导体衬底内，所述第一应力区包括至少一个位错；以及
第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料，其中包括栅极结构的晶体管为n型金属氧化物硅(NMOS)场效应晶体管(FET)，并且其中所述外延应力诱导材料包括SiC、SiP或SiCP。
根据本发明的又一个方面，还提供了一种制造半导体器件的方法，该方法包括：
提供具有栅层叠件的衬底；
实施预非晶注入(PAI)工艺以在所述衬底上形成非晶区；
在所述衬底的上方形成应力膜；
在形成应力膜之后实施退火工艺以使所述非晶区重结晶；
在所述衬底上形成凹槽区，其中所述凹槽区覆在重结晶区上；
在所述凹槽区内形成外延应力诱导材料。
在可选实施方式中，所述重结晶区包括至少一个位错。
在可选实施方式中，实施所述PAI工艺包括将硅(Si)或锗(Ge)注入物质注入所述衬底。
在可选实施方式中，所述退火工艺包括快速热退火(RTA)工艺、毫秒热退火(MSA)工艺或微秒热退火(μSA)工艺。
在可选实施方式中，外延应力诱导材料包括SiC、SiP或SiCP。
在可选实施方式中，形成所述凹槽区包括在干法蚀刻之后使用湿法蚀刻从而形成所述凹槽区。
在可选实施方式中，所述方法进一步包括在所述栅层叠件的每一侧形成间隔件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1示出了根据本发明各方面的形成半导体器件的方法流程图；
图2至图8示出了根据图1的方法在各个制造阶段的半导体器件的一种或多种实施例的示意截面图。
具体实施方式
以下公开的内容提供了多种不同实施例或实例，用于实现本发明的不同部件。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，以下描述的一部件形成在另一部件上可以包括这些部件以直接接触方式形成，也可以包括额外部件介于这两部件之间使得它们以不直接接触方式形成的实施例。另外，本公开在各种实例中可重复参考数字和/或字母。这种重复是为了简单和清楚起见，其自身并不表示所讨论的各种实施例和/或制造之间的关系。应该理解的是，本领域普通技术人员能够设计出本文没有明确描述但体现本发明原则的各种等效结构或方法。
能从本发明的一种或多种实施例受益的器件的实例是具有场效应晶体管(FET)的半导体器件。例如，互补金属氧化物半导体(CMOS)场效应晶体管是这种器件的一个例子。以下公开将继续使用这个实例来描述本发明的各种实施例。然而，应该理解的是，除非有明确声明，否则本发明并不限于特定类型的器件。
以下将参考图1以及图2至图8一起描述方法100和器件200。半导体器件200示出了集成电路或其部分。在一些实施例中，半导体器件200包括诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管和/或高频晶体管的有源器件、其他适合的元件和/或其组合。在一些实施例中，半导体器件200还包括诸如电阻、电容、电感和/或熔丝的无源元件。在一些实施例中，半导体器件200通过CMOS技术工艺形成，并且因此一些工艺并不在本文详细描述。在一些实施例中，在方法100之前、之中和之后提供额外的步骤，并且对于该方法的另外一些实施例，一些以下描述的步骤可被替代或去除。在一些实施例中，附加的部件增加在半导体器件200中，并且对于器件200的另外一些实施例，一些以下描述的部件可被替代或去除。
参考图1，描述根据本公开的各个方面的用于制造半导体器件的方法100。方法100开始于步骤102，在该步骤中提供衬底。该衬底包括具有栅层叠件的栅极结构。方法100接着进行步骤104，在该步骤中对所述衬底实施预非晶注入(pre-amorphous implantation，PAI)工艺。方法100接着进行步骤106，在该步骤中在所述衬底上沉积应力膜。方法100接着进行步骤108，在该步骤中对所述衬底实施退火工艺。方法100接着进行步骤110，在该步骤中去除所述应力膜。方法100接着进行步骤112，在该步骤中通过蚀刻方法在所述衬底上形成凹槽区。方法100接着进行步骤114，在该步骤中对所述衬底实施外延生长。接下来的讨论描述可根据图1所示的方法100制造的半导体器件200的各种实施例。
图2至图8示出了根据图1所示的方法100的半导体器件200在各个制造阶段的一种或多种实施例的示意截面图。参考图2，半导体器件200包括衬底210。在本实施例中，衬底210为包括硅的半导体衬底。可选地，衬底210包括晶体内含硅和/或锗的基本半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体，或者它们的组合。在一些实施例中，衬底210为合金半导体，该合金半导体具有梯度SiGe部件，其中Si和Ge的组分从在在梯度SiGe部件的一位置的一比率变化到在梯度SiGe部件的另一位置的另一比率。在一些实施例中，SiGe合金形成在硅衬底上和/或SiGe衬底是应变的。在又一可选实施例中，所述半导体衬底为绝缘体上半导体(SOI)。
衬底210包括各种取决于本领域熟知的设计要求(例如，p阱或n阱)的掺杂区。该掺杂区用诸如硼或BF2的p型掺杂物和/或诸如磷或砷的n型擦杂物掺杂。在一些实施例中，该掺杂区以p阱结构、以n阱结构、以双阱结构或使用凸起结构直接形成在衬底210上。该掺杂区包括各种有源区，例如配置为用于N型金属氧化物半导体晶体管(称为NMOS)的区和配置为用于P型金属氧化物半导体晶体管(称为PMOS)的区。
在一些实施例中，衬底210包括用于限定和隔离衬底210的各个有源区的隔离区。所述隔离区利用诸如浅沟槽隔离(STI)或硅的局部氧化(LOCOS)的隔离技术来限定和电隔离各个区域。所述隔离区包括氧化硅、氮化硅、氮氧化硅、其他适合材料或它们的组合。
再次参考图2，衬底210包括设置在沟道区上的栅极结构220。在一些实施例中，衬底210进一步包括在栅极结构220中之一的两侧的源极区和漏极区，所述沟道区位于所述源极区和漏极区之间。在一些实施例中，轻掺杂漏极区(LDD)形成在衬底210上。在一些实施例中，所述LDD的一部分形成在栅极结构220的下方。对于NMOS晶体管，N型轻掺杂漏极区(LDD)由诸如磷、砷和/或其他V族元素的n型掺杂物形成。在一些实施例中，在衬底200内也形成P型袋状(pocket)掺杂区。
栅极结构220包括各种栅极材料层。在本实施例中，栅极结构220包括栅层叠件222，栅层叠件222包括一个或多个栅极介电层和栅极电极。在一些实施例中，栅极结构220还包括设置在栅层叠件222侧壁上的栅极间隔件224。在一些实施例中，栅极结构220被虚构的中心线226分为大体上相等的两半。
在衬底210的上方形成合适厚度的栅层叠件222。在一个实例中，栅层叠件222包括多晶的硅(或多晶硅)层。在一些实施例中，为了具有适当的电导率而掺杂所述多晶硅层。可选地，所述多晶硅未必需要掺杂，例如，如果将要形成伪栅极并且将在后续通过栅极替代工艺将该伪栅极替换掉。在另一实施例中，栅层叠件222包括具有适当功函数的导电层；因此栅层叠件222也被称为功函数层。该功函数层包括适合的材料，使得该层被调节为具有适当的功函数以提高器件性能。例如，如果对于NMOS器件期望N型功函数金属(N-金属)，则使用Ta、TiAl,、TiAlN或TaCN。在一些实施例中，所述功函数层包括掺杂的导电氧化物材料。在一些实施例中，栅层叠件222包括其他导电材料，例如铝、铜、钨、金属合金、金属硅化物、其他适合材料和/或它们的组合。在一些实施例中，栅层叠件222包括复数层(或多层)。例如，如果栅层叠件222包括功函数层，则另一导电层形成在所述功函数层的上方。在一些实施例中，栅层叠件222通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)高密度等离子体CVD(HDPCVD)、电镀、其他适合方法和/或它们的组合形成。
通过任何适合的工艺在衬底210的上方形成任意适合厚度的栅极间隔件224。栅极间隔件224包括电介质材料，例如氮化硅、氧化硅、氮氧化硅、其他适合材料和/或它们的组合。在一些实施例中，栅极间隔件224用于补偿后续形成的掺杂区，例如重掺杂的源极/漏极区。
参考图3，对衬底210实施预非晶注入(PAI)工艺230。PAI工艺230用一些物质注入衬底210。所注入的物质破坏了衬底210的晶格结构并且形成非晶化区232。在一些实施例中，所注入的物质在衬底210内散开。所述散开的物质导致侧面的非晶化，这产生延伸至间隔件224下方区域的非晶区232。在一些实施例中，非晶区232在半导体器件200的源极区和漏极区内形成并且不会延伸至栅极结构220的中心线226以外。非晶区232具有深度234。非晶区深度234根据设计规格形成。在一些实施例中，非晶深度234在大约10纳米至大约150纳米之间的范围内。在一些实施例中，非晶深度234小于大约100纳米。
在一些实施例中，非晶深度234由栅极间隔件224的厚度控制，因为栅极间隔件224对使PAI工艺230注入能量集中并远离栅极结构220的中心线226有作用，从而允许更深的非晶深度234。另外，非晶深度234由PAI工艺的参数诸如注入能量、注入的物质和注入的剂量控制。根据一些实施例，PAI工艺230包括用硅(Si)或锗(Ge)注入衬底210。在一些实施例中，使用其他比硅重的注入物质。例如，在一些实施例中，PAI工艺230使用其他注入物质，例如Ar、Xe、BF2、As、In、其他适合的注入物质或它们的组合。在一些实施例中，PAI工艺230注入能量在大约20KeV到大约60KeV范围之间的物质。在一些实施例中，根据注入温度，PAI工艺230注入剂量在大约1x1014原子/cm2到大约2x1015原子/cm2范围之间的物质。较低的注入温度提高注入的非晶化效率。在一些实施例中，注入温度在大约-100℃到大约25℃(或室温)的范围内。
在一些实施例中，使用图案化的光刻胶层来限定非晶区232的形成位置并保护半导体器件200的其它区域免受注入损坏。例如，保护PMOS区。另外，所述图案化的光刻胶层暴露所述源极区/漏极区，使得所述源极区/漏极区暴露在PAI工艺230中(形成了非晶区232)，同时保护栅极结构220(和半导体器件200的其他部分)免受PAI工艺230的影响。可选地，使用诸如SiN或SiON层的图案化硬掩模层来限定非晶区。在一些实施例中，所述图案化的光刻胶层或图案化的硬掩模层为现有制造工艺的一部分，例如轻掺杂漏极区(LDD)或源/漏区的形成，这样由于PAI工艺230无需额外的光刻胶层因而降低了成本。在实施所述PAI工艺后，去除衬底210上的光刻胶。
参考图4，在衬底210之上沉积应力膜240。在一些实施例中，应力膜240通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他适合方法和/或它们的组合形成。在一些实施例中，应力膜240包括电介质材料，例如氮化硅、氧化硅、氮氧化硅、其他适合材料和/或它们的组合。应力膜240具有拉伸应力，这会影响重结晶工艺。例如，应力膜240可减缓在应激源区252的[110]方向的生长速率。在一些实施例中，不使用应力膜240。
再次参考图4，对衬底210实施退火工艺250。退火工艺250致使非晶区232重结晶，从而形成应激源区252。这种工艺通常被称为固相外延(SPE)，并且因此称应激源区252为epi区。根据一些实施例，应激源区252为例如外延SiP应激源区、外延SiC或SiCP应激源区。SiC代表含碳的硅，SiCP代表含碳和磷的硅。在一些实施例中，碳浓度少于大约3原子％。在一些实施例中，P浓度在大约5E19 1/cm3到大约5E21 1/cm3的范围内。在一些实施例中，在应激源区的硅内的P和/或C是在之前的操作中注入的。在一些实施例中，将碳注入硅衬底来产生SiC应激源，由于与硅(Si)相比碳(C)的尺寸小，SiC应激源是有压缩力的并向NMOS晶体管沟道区施加拉伸应变。另外，在一些实施例中，在应激源区内的具有压缩力的薄膜应力有助于夹断的开始。在一些实施例中，掺杂P来降低源极区和漏极区的阻抗。另外，在一些实施例中，碳阻止P的外扩散。
在一些实施例中，退火工艺250为熔炉工艺、快速热退火工艺(RTA)、毫秒热退火工艺(MSA)(例如，毫秒激光热退火工艺)或微秒热退火(μSA)工艺。在一些实施例中，热退火工艺包括用于最小化甚至消除射程末端(end ofrange，EOR)缺陷的预热操作，EOR缺陷为在非晶/晶体界面的遗留缺陷。根据一些实施例，以在大约200℃到大约700℃范围内的温度实施预热操作。在一些实施例中，所述预热操作持续时间在大约10秒至大约10分钟的范围内。
以在大约800℃到大约1400℃的范围内的温度实施退火工艺250的主退火。在一些实施例中，根据退火工艺的类型及所使用的温度，退火工艺250的主退火持续在大约1毫秒到大约5小时范围内的时间。例如，所述预热操作在大约550℃的温度下持续大约180秒的时间。如果在一些实施例中退火工艺250为RTA工艺，则在一些实施例中，所述主退火温度等于或大于大约950℃并且持续在大约0.5秒至大约5秒范围内的时间。在一些实施例中，如果退火工艺250为MSA工艺，则所述主退火温度达到大约1,400℃的硅熔点温度，并且持续时间为几毫秒或更短，例如大约0.8毫秒至大约10毫秒。
在退火工艺250期间，由于衬底210重结晶，在应激源区252内形成位错260。在一些实施例中，位错260沿[111]方向形成。在一些实施例中，所述[111]方向具有在大约45度至大约65度范围内的角度。所述角度是相对于与衬底210表面平行的轴向测量得到的。
位错260在夹断点262开始形成。在一些实施例中，夹断点262形成在应激源区252内大约10纳米到大约150纳米范围内的深度处。夹断点262具有水平缓冲区264和垂直缓冲区266。水平缓冲区264和垂直缓冲区266根据设计要求形成并且受退火工艺250影响。在一些实施例中，夹断点262具有在大约5纳米到大约20纳米的水平缓冲区和在大约10纳米到大约40纳米的垂直缓冲区。在一些实施例中，形成夹断点262并使得夹断点262不设置在沟道区内。
参考图5，从衬底210去除应力膜240。在一些实施例中，还从栅极结构220去除栅极间隔件224。通过蚀刻工艺去除应力膜240以及可选择的栅极间隔件224。在一些实施例中，所述蚀刻工艺通过诸如使用磷酸或氢氟酸的湿法蚀刻或者通过使用合适蚀刻剂的干法蚀刻来实施。在一些实施例中，重复若干次上文所描述的间隔件的形成、PAI工艺、应力膜的形成、退火，和应力膜的去除来形成多个位错。在应激源区252内的多个位错的进一步详细描述在2011年7月6日提交的、名称为“A Semiconductor Device with a Dislocation Structureand Method of Forming the Same”、申请号为13/177,309的美国专利申请中可找到，其通过整体引用并入本文中。
根据一些实施例，在去除应力膜240后，在栅极结构220上形成可选的伪间隔件224*。在一些实施例中，伪间隔件224*用于限定后续形成的掺杂区与沟道区的距离。在一些实施例中，通过任意合适的工艺在栅极间隔件224的上方形成任意合适厚度的与栅极间隔件224类似的伪间隔件224*。伪间隔件224*包括电介质材料，例如，氮化硅、氧化硅、氮氧化硅、其他适合材料和/或它们的组合。
然后，通过蚀刻工艺形成凹槽区。在一些实施例中，所述蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺或它们的组合。在一些实施例中，所述蚀刻工艺使用干法蚀刻工艺和湿法蚀刻工艺的组合。干法蚀刻工艺和湿法蚀刻工艺具有可调的蚀刻参数，例如，蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻功率、RF偏置电压、RF偏置功率、蚀刻速率和其他合适的参数。如根据一些实施例的图6所示，在一些实施例中，在衬底210上形成凹槽区282。在一些实施例中，利用图案化的光刻胶层来限定凹槽区282的形成位置并保护半导体器件200的其他区域免受注入损害。例如，在一些实施例中，保护PMOS区。另外，图案化的光刻胶层暴露源极/漏极区，使得源极/漏极区受到干法蚀刻工艺280(形成非晶区282)，同时保护栅极结构220(和半导体器件200的其他部分)不受蚀刻工艺280影响。例如，在一些实施例中，干法蚀刻工艺使用大约1mTorr(毫托)到大约200mTorr(毫托)的压力、大约200W到大约2000W的源功率、大约0V到大约100V的RF偏置电压和包括NF3、Cl2、SF6、He、Ar、CF4或它们的组合的蚀刻剂。
在实施蚀刻工艺280后，去除衬底210上的光刻胶。根据一些实施例，如图7所示，在形成凹槽区282后，衬底210经过湿法蚀刻来形成凹槽区282*。在一些实施例中，湿法蚀刻溶液包括NH4OH、HF(氢氟酸)、TMAH(氢氧化四甲基铵)、其他适合的湿法蚀刻溶液或它们的组合。
在一些实施例中，凹槽区282*的深度在大约到大约的范围内。凹槽区282*的宽度在大约20nm到大约200nm的范围内。如上所述，在一些实施例中，凹槽区282*的宽度延伸至间隔件224和224*(图7中未示出)的下方或者它们的组合。
然后，根据一些实施例，如图8所示，在每个凹槽区282*内形成含硅的外延结构285。在一些实施例中，含硅结构285通过实施形成含硅外延材料的外延沉积工艺形成。在一些实施例中，含硅外延材料包括SiC、SiCP、SiP或其他适合的在晶体管沟道区上产生拉伸应变的材料。在一些实施例中，含硅材料通过使用含硅前体形成。例如，在一些实施例中，使用诸如硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2Cl2)等的气体来形成在结构285内的含SiC的外延材料。在一些实施例中，使用诸如磷化氢(PH3)的含磷气体来形成SiP外延材料或使用诸如磷化氢(PH3)的含磷气体和含碳气体形成SiCP。在形成P型晶体管的其他实施例中，含硅外延材料包括在晶体管沟道区上产生压缩应变的任何材料，诸如SiGe。
在一些实施例中，含硅外延结构285的表面286平于或高于衬底210和栅极结构220的表面223(或界面223)。在一些实施例中，表面286具有自衬底表面223至大约的高度。根据一些实施例，如图8所示，由于含硅外延结构285也是外延的，位错260在结构285内延续。
在一些实施例中，含硅外延材料通过化学气相沉积(CVD)形成，例如，低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、降压CVD(RPCVD)、任何适合的CVD、分子束外延(MBE)工艺、任何适合的外延工艺或它们的任意组合。在一些实施例中，含硅外延材料的沉积具有大约750℃或者比750℃低的沉积温度。在其他一些实施例中，蚀刻温度范围为大约500℃到大约750℃。在一些实施例中，沉积工艺的压力范围在大约50Torr到大约500Torr。
可选地，含硅外延材料通过实施形成含硅外延材料的外延沉积工艺形成。这种工艺的具体实施在2011年2月17日提交的、名称为“Integrated Circuits andFabrication Methods Thereof”、申请号为13/029,378的美国专利申请中有描述。
在一些实施例中，半导体器件200经过进一步CMOS或MOS技术工艺来形成本领域熟知的各种部件。例如，在一些实施例中，方法100接着形成主间隔件。在一些实施例中，还形成诸如硅化物区的接触部件。所述接触部件包括硅化物材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适合的导电材料和/或它们的组合。在一些实施例中，通过工艺形成接触部件，所述工艺包括沉积金属层，退火金属层使得所述金属层能与硅反应从而形成硅化物，并接着去除未反应的金属层。在一些实施例中，在衬底210上进一步形成层间介电(ILD)层，并且进一步对衬底实施化学机械抛光(CMP)工艺以平坦化所述衬底。进一步地，在一些实施例中，在形成ILD层之前在栅极结构220的顶部上形成接触蚀刻停止层(CESl)。
在一些实施例中，栅层叠件222在最终的器件内余留有多晶硅。在另一实施例中，实施栅极替代工艺(栅极后工艺)以用金属栅极替代多晶硅栅层叠件222。例如，金属栅极替代栅极结构220的栅层叠件(即，多晶硅栅层叠件)。所述金属栅极包括内衬层、功函数层、导电层、金属栅极层、填充层、其他适合的层和/或它们的组合。所述各种层包括任何适合的材料，例如，铝、铜、钨、钛、钽、钽铝、氮化钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料和/或它们的组合。
在一些实施例中，后续工艺进一步在衬底210上形成各种接触件/通孔/线和各种多层互连部件(例如，金属层和层间电介质)，并配置为连接半导体器件200的各种部件或结构。在一些实施例中，附加的部件为所述器件提供电互连。例如，多层互连包括诸如常规通孔或接触件的垂直互连以及诸如金属线的水平互连。在一些实施例中，各种互连部件采用各种包括铜、钨和/或硅化物的导电材料。在一个实例中，大马士革和/或双大马士革工艺用于形成铜相关的多层互连结构。
所公开的半导体器件200可用于各种应用，例如，数字电路、成像传感器器件、异质半导体器件、动态随机存取存储器(DRAM)电池、单电极子晶体管(SET)和/或其他微电子器件(本文统称为微电子器件)。当然，本公开的方面也适用于和/或容易适合于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管和其他多栅极晶体管的，并且可在包括传感器电池、存储器电池、逻辑电池和其他的许多不同应用中使用。
上文所描述的工艺和结构的实施例提供了改善载流子迁移率的机制。在晶体管沟道区附近由掺杂的外延材料形成的源极区和漏极区内的位错以及产生的应变均对沟道区内的应变起作用。因此，提高了器件性能。在一些实施例中，NMOS晶体管性能增加了大约10％到25％。
在一些实施例中，提供了半导体器件。所述半导体器件包括半导体衬底和设置在半导体衬底的沟道区上方的栅极结构。所述半导体器件还包括设置在半导体衬底内的第一应力区。所述第一应力区包括位错。所述半导体器件进一步包括设置在半导体衬底内并且覆在所述第一应力区上的第二应力区。所述第二应力区包括外延应力诱导材料。
在一些其他实施中，提供一种半导体器件。所述半导体器件包括半导体衬底和设置在半导体衬底的沟道区上方的栅极结构。所述半导体器件还包括设置在所述半导体衬底内的第一应力区。所述第一应力区包括位错。所述半导体器件进一步包括设置在半导体衬底内并且覆在所述第一应力区上的第二应力区。所述第二应力区包括引发的外延材料。包括栅极结构的晶体管是n型金属氧化物硅(NMOS)场效应晶体管(FET)，外延应力诱导材料包括SiC、SiP或SiCP。
在又一些其他实施例中，提供了制造半导体器件的方法。该方法包括提供具有栅层叠件的衬底，以及实施预非晶注入(PAI)工艺来在所述衬底上形成非晶区。该方法还包括在所述衬底的上方形成应力膜，以及在应力膜形成之后实施退火工艺来使非晶区重结晶。该方法进一步包括在所述衬底上形成凹槽区。所述凹槽区位于所述重结晶区之上。该方法还包括在所述凹槽区内形成外延应力诱导材料。
以上公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以上描述了元件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。因此，本文所公开的元件可在不背离本发明的范围的情况下以不同于本文所示典型实施例的方式布置、组合或配置。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他工艺和结构以用于达到与这里所介绍实施例相同的目的和/或实现相同优点。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种半导体器件，所述半导体器件包括：
半导体衬底；
栅极结构，设置在所述半导体衬底的沟道区的上方；
第一应力区，设置在所述半导体衬底内，所述第一应力区包括至少一个位错；以及
第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料，
其中，所述第一应力区与所述第二应力区向所述沟道区施加的应力类型不同。
2.根据权利要求1所述的半导体器件，其中在所述半导体器件内所述第一应力区的深度大于所述第二应力区的深度。
3.根据权利要求1所述的半导体器件，还包括：所述第一应力区中的第一位错和第二位错，所述第一位错和所述第二位错沿[111]方向形成。
4.根据权利要求3所述的半导体器件，其中所述[111]方向具有在45度到65度范围内的角度，所述角度相对于与所述半导体衬底表面平行的轴向测得。
5.根据权利要求1所述的半导体器件，其中所述至少一个位错从所述第一应力区延伸通过所述第二应力区。
6.根据权利要求1所述的半导体器件，还包括：所述第一应力区中的第一位错，所述第一位错具有设置在所述半导体衬底内的低于100纳米的深度处的夹断点，所述深度相对于所述半导体衬底的表面测得。
7.根据权利要求6所述的半导体器件，其中所述夹断点不是设置沟道区内。
8.根据权利要求1所述的半导体器件，其中所述第一应力区和所述第二应力区没有延伸至所述半导体衬底的虚构中心线之外，所述半导体衬底的虚构中心线延伸穿过所述半导体衬底和所述栅极结构，并且将所述栅极结构分为相等的两半。
9.根据权利要求1所述的半导体器件，其中所述第一应力区的深度小于100纳米。
10.根据权利要求1所述的半导体器件，其中所述第二应力区的深度在到范围内。
11.根据权利要求1所述的半导体器件，其中所述第一应力区和第二应力区设置在源极区或漏极区内并靠近所述栅极结构。
12.一种半导体器件，所述半导体器件包括：
半导体衬底；
栅极结构，设置在所述半导体衬底的沟道区的上方；
第一应力区，设置所述半导体衬底内，所述第一应力区包括至少一个位错；以及
第二应力区，设置所述半导体衬底内并且覆在所述第一应力区上，所述第二应力区包括外延应力诱导材料，其中包括栅极结构的晶体管为p型金属氧化物硅(PMOS)场效应晶体管(FET)，并且其中所述外延应力诱导材料包括SiGe，
其中，所述第一应力区与所述第二应力区向所述沟道区施加的应力类型不同。
13.一种制造半导体器件的方法，该方法包括：
提供具有栅层叠件的衬底；
实施预非晶注入(PAI)工艺以在所述衬底上形成非晶区；
在所述衬底的上方形成应力膜；
在形成应力膜之后实施退火工艺以使所述非晶区重结晶；
在所述衬底上形成凹槽区，其中所述凹槽区覆在重结晶区上；
在所述凹槽区内形成外延应力诱导材料，
其中，所述重结晶区与所述外延应力诱导材料向所述半导体器件的沟道区施加的应力类型不同。
14.根据权利要求13所述的方法，其中所述重结晶区包括至少一个位错。
15.根据权利要求13所述的方法，其中实施所述预非晶注入工艺包括将硅(Si)或锗(Ge)注入物质注入所述衬底。
16.根据权利要求13所述的方法，其中所述退火工艺包括快速热退火(RTA)工艺、毫秒热退火(MSA)工艺或微秒热退火(μSA)工艺。
17.根据权利要求13所述的方法，其中所述外延应力诱导材料包括SiGe。
18.根据权利要求13所述的方法，其中形成所述凹槽区包括在干法蚀刻之后使用湿法蚀刻从而形成所述凹槽区。
19.根据权利要求13所述的方法，进一步包括在所述栅层叠件的每侧形成间隔件。
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