CN103117706B - 一种高调谐线性度宽调谐范围环形压控振荡器 - Google Patents
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Abstract
本发明公开了一种高调谐线性度宽调谐范围环形压控振荡器，该环形振荡器由四级延迟单元组成，单个延迟单元包括两对输入管、两对交叉耦合管（其中一对的耦合回路中串联有控制管）以及一对负载管。控制电压同时接在控制管与负载管的栅极，当控制电压较低时，负载管为电路提供电流并且其电流随控制电压变化，当控制电压较高时，控制管工作控制耦合对管的耦合强度，这样控制电压在整个电压范围内有效，得到了宽的调谐范围。与已有结构相比，增加负载管也改善了在控制电压较低时的调谐线性度。为了保证电路振荡，单元中引入一对直接交叉耦合的MOS管。本发明具有高调谐线性度、宽调谐范围及轨到轨的输出等优点。
Description
技术领域
本发明属于半导体集成电路设计领域，主要涉及到一种高调谐线性度、宽调谐范围的环形压控振荡器。
背景技术
压控振荡器(Voltage-Controlled-Oscillator，VCO)是频率随电压变化的信号源，广泛应用于锁相环、时钟恢复和频率综合电路中，是这些电路的关键部件。在集成电路中，压控振荡器可以分为环形振荡器和电感电容振荡器两大类。电感电容振荡器的噪声性能较好，但需要额外的工艺集成电感，而且占用面积较大。环形振荡器可以采用标准CMOS工艺实现，相对面积较小，同时具有较宽的调谐范围，适合片上系统采用。
环形振荡器可分为单端结构和差分结构两类，如图1和图2所示。单端结构的环形振荡器结构简单，所占芯片面积小，可以实现全摆幅输出，但是对共模噪声及电源电压的噪声抑制能力差，相位噪声差。差分结构的环形振荡器对共模噪声的抑制能力优于单端结构，而且电路结构灵活，环形振荡器普遍采用差分结构实现。
如图3所示，环形振荡器的一种实现频率调节方法是在延迟单元的耦合回路中加入控制管，控制电压控制耦合强度，实现频率调节。控制电压足够高时，电路才能实现耦合，耦合强度由电压控制，当电压低时，耦合强度不够，电路不易振荡，这种调节方式通常会导致调谐范围不够宽或者调谐线性度不够好。另一方面振荡器的频率受到工艺水平的限制，近年来在提高频率方面使用较多的是前馈技术，在延迟单元引入第二输入端，由电路上上一级的输出提供前馈信号，使得次输入对管提前开启，对输出端充电，可以提高频率。
发明内容
发明目的：针对现有环形压控振荡器的问题和不足，本发明的目的是提供一种高调谐线性度、宽调谐范围的环形压控振荡器。
技术方案：为了实现上述发明目的，本发明的一种高调谐线性度宽调谐范围环形压控振荡器，所述环形压控振荡器由四级完全相同的延迟单元串联组成，其中第一级延迟单元的输出接第二级延迟单元的主输入端同时交叉接第三级延迟单元的次输入端，第二级延迟单元的输出接第三级延迟单元的主输入端同时接第四级延迟单元的次输入端，第三级延迟单元的输出接第四级的主输入端同时接第一级的次输入端，第四级延迟单元的输出交叉连接至第一级的主输入端同时接第二级的次输入端。
所述的延迟单元包括第一对NMOS管、第二对NMOS管、第三对NMOS管、第一对PMOS管、第二对PMOS管、第三对PMOS管，其中第一对NMOS管为主输入差分对管，其栅极分别接本级差分输入端，进而接上一级的输出端，漏极分别接差分输出节点，源极都接地；第二对NMOS管交叉耦合连接，其栅极分别接第三对NMOS管的源极，漏极分别接输出节点，源极接地；第三对NMOS管为第二对NMOS管的耦合强度控制管，其栅极接控制电压，漏极分别接输出节点，源极分别接第二对NMOS管的栅极；第一对PMOS管为次输入差分对管，栅极分别接本级的次输入端，进而接上上一级的输出端，漏极接输出节点，源极接电源VDD；第二对PMOS管的栅极接控制端，漏极接输出节点，源极接电源VDD；第三对PMOS管交叉耦合连接，栅极分别接输出节点，漏极分别接输出节点，源极接电源VDD。
有益效果：本发明改进了延迟单元电路的电压调节结构，结合运用了调节PMOS管负载阻抗和调节NMOS可控互耦对的耦合强度的两种调节方式，扩大了控制电压的可调范围，有效地提高了调谐线性度；同时，在负载端引入了一对PMOS交叉耦合对管确保电路在任何级数及任何控制电压下都能振荡并且提供轨到轨的输出；另外，采用前馈技术有效的提高了振荡频率。通过这几种技术的有效结合，显著地改善了振荡器的性能。
附图说明
图1是单端结构的环形振荡器电路图；
图2是差分结构的环形振荡器电路图；
图3是传统的控制耦合强度结构的延迟单元电路图；
图4是本发明差分结构延迟单元电路图；
图5是本发明环形振荡器电路图；
图6是本发明与传统结构的环振的压控曲线对比示意图。
具体实施方式
为了进一步说明本发明的优势，以下将结合附图详细说明本发明的具体实施方式和电路结构。
参照图4，本发明提出的新型延迟单元的电路结构，包括第一对NMOS管M1a和M1b、第二对NMOS管M2a和M2b、第三对NMOS管M3a和M3b、第一对PMOS管M4a和M4b、第二对PMOS管M5a和M5b、第三对PMOS管M6a和M6b。其中第一对NMOS管M1a和M1b是主输入差分对管，其栅极分别接输入端Vp+和Vp-，第二对NMOS管M2a和M2b交叉互耦连接，并且有第三对NMOS管M3a和M3b串联在其耦合回路中，第三对NMOS管M3a和M3b的栅极接控制端Vc，控制第二对NMOS管的耦合强度。第一对PMOS管M4a和M4b是次输入对管，其栅极接次输入端Vs+和Vs-，从振荡器电路的上上一级输出端引入前馈信号，使其提前导通，对输出端进行充电，提高振荡频率，第二对PMOS管M5a和M5b接在负载端，通过加在其栅极的控制电压，改变其阻抗从而调谐振荡频率，同时也可以为NMOS管提供一定的电流通路。第三对PMOS管M6a和M6b交叉耦合连接，可以保证电路在整个电压范围都能差分振荡，同时可以为NMOS管提供有效的电流通路。本电路的控制电压同时连接在第三对NMOS管和第二对PMOS管的栅极，当控制电压Vc<Vth2+Vth3时，第三对NMOS管M3a和M3b截止，第二对NMOS管的耦合作用很弱，失去了对电路的调谐作用，而此时第二对PMOS管M5a和M5b工作在线性区，产生较小的阻抗，同时为NMOS电路提供一定的电流通路，当控制电压即栅压变化时，其阻抗发生变化从而可以调谐振荡器频率。当控制电压Vc>Vth2+Vth3时，第三对NMOS管M3a和M3b开始工作，第二对NMOS管M2a和M2b组成的互耦对的作用加强，控制电压通过控制M3a和M3b进而调节NMOS耦合对的耦合强度，从而调谐振荡器的振荡频率。而随着控制电压的上升，第二对PMOS管逐渐进入截止区，从而失去对振荡器频率的控制作用。
图5是本发明的环形振荡器的电路结构图，电路由四级完全相同的延迟单元组成，为了保证环路振荡，其中一级反接。振荡器有两条通路，实线为主通路，虚线为次通路。主通路通过本级延迟单元输入端接上一级的输出端形成，次通路通过本级延迟单元的次输入端接上上一级的输出端形成。这样，次通路的信号将比主通路的信号提早到达，对照延迟单元结构，也就是，第一对PMOS管M4a和M4b将提前开启，从而减少延迟时间，提高振荡器的振荡频率。
图6是本发明与已有结构振荡器的压控曲线的对比图。由图6可以看出本发明不仅显著改善了已有结构振荡器的调谐线性度，同时实现了更宽的调谐范围。
综上所述，本发明实现了一个宽电压调谐范围的环形压控振荡器。以上仅是本发明的实例，不构成对本发明的任何限制，显然，在本发明的思想下，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，可利用上述揭示的技术内容对电路结构及元器件尺寸进行适当调整或优化，依据本发明的技术是指对以上实施例所作的任何简单修改、等同变换与修饰，均属于本发明技术方案的范围。
Claims (2)
1.一种高调谐线性度宽调谐范围环形压控振荡器，其特征在于所述环形压控振荡器由四级完全相同的延迟单元串联组成，其中第一级延迟单元的输出端Vout-和Vout+分别接第二级延迟单元的主输入端Vp+和Vp-，同时分别接第三级的次输入端Vs-和Vs+；第二级延迟单元的输出端Vout-和Vout+分别接第三级延迟单元的主输入端Vp+和Vp-，同时分别接第四级延迟单元的次输入端Vs+和Vs-；第三级的输出端Vout-和Vout+分别接第四级的主输入端Vp+和Vp-，同时分别接第一级的次输入端Vp+和Vp-；第四级的输出端Vout-和Vout+分别接第一级的主输入端Vp-和Vp+，同时分别接第二级的次输入端Vs+和Vs-；所有延迟单元的控制端Vc连接到一起，接外部控制端Vc。
2.按照权利要求1所述的高调谐线性度宽调谐范围环形压控振荡器，其特征在于所述的延迟单元包括第一对NMOS管M1a和M1b、第二对NMOS管M2a和M2b、第三对NMOS管M3a和M3b、第一对PMOS管M4a和M4b、第二对PMOS管M5a和M5b、第三对PMOS管M6a和M6b，其中第一对NMOS管M1a和M1b为主输入差分对管，其栅极分别接本级延迟单元差分输入端Vp+和Vp-，漏极分别接本级延迟单元差分输出端Vout-和Vout+，源极都接地；第二对NMOS管M2a和M2b交叉耦合连接，其栅极分别接第三对NMOS管M3b和M3a的源极，漏极分别接本级延迟单元差分输出端Vout-和Vout+，源极接地；第三对NMOS管M3a和M3b为第二对NMOS管的耦合强度控制管，其栅极接控制端Vc，漏极分别接本级延迟单元差分输出端Vout-和Vout+，源极分别接第二对NMOS管M2b和M2a的栅极；第一对PMOS管M4a和M4b为次输入差分对管，栅极分别接本级延迟单元次输入端Vs+和Vs-，漏极分别接本级延迟单元差分输出端Vout-和Vout+，源极接电源VDD；第二对PMOS管M5a和M5b的栅极接控制端Vc，漏极分别接本级延迟单元输出端Vout-和Vout+，源极接电源VDD；第三对PMOS管M6a和M6b交叉耦合连接，栅极分别接本级延迟单元输出端Vout+和Vout-，漏极接本级延迟单元输出端Vout-和Vout+，源极接电源VDD。
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