CN103095130B - 一种变换器控制电路 - Google Patents
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Abstract
本发明涉及一种变换器控制电路，其包括基于CMOS工艺的集成电路芯片以及一与该芯片连接的外置主管，所述芯片包括电压运算放大器、振荡器、电压输入引脚和峰值电流检测引脚，所述芯片还包括接收所述振荡器输出的时钟信号的逻辑控制模块；根据所述逻辑控制模块输出的控制信号驱动内置主管或所述外置主管的驱动电路模块；以及根据所述电压运算放大器输出的信号以及由电压输入引脚和峰值电流检测引脚引入的信号向所述逻辑控制模块输出触发信号的占空比控制模块。本发明能替代现有的34063芯片，在不增加成本的前提下，达到34063芯片所具有的灵活性，并使采用本集成电路结构的变换器控制电路能适用于更多的场合。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种变换器控制电路。
背景技术
众所周知，34063芯片是专用于直流-直流(DC/DC)变换器控制部分的单片双极型线性集成电路芯片。34063芯片由于价格便宜，电路简单且效率满足一般要求，尤其是可以根据需要灵活搭配外围电路实现升压、降压、反压、单端初级电感转换器等，所以得到广泛使用。
34063芯片的内部框图如图1所示，它包括1.25V参考源11、固定占空比的振荡器12(最大占空比为ton/T，但可通过管脚Is检测到峰值电流提前关掉ton，从而保护开关管)、电压环比较器13和逻辑控制电路，其中，逻辑控制电路包括与门14和触发器15，34063芯片的主管采用内置NPN开关管T1，副管外置。34063芯片有8个引脚，分别为：引脚1接开关管集电极，引脚2接开关管发射极，引脚3接定时电容，引脚4接地，引脚5为FB(即接比较器反相输入端)，引脚6接输入电压V+(VIN)，引脚7用于电流检测，引脚8接驱动管集电极。
34063芯片的工作原理如下：
振荡器12通过恒流源对外接在管脚CT上的定时电容不断地充电和放电，以产生振荡波形，该频率取决于管脚CT上电容的大小。在振荡器12对外充电时，与门14的输入端C为高电平，若此时电压环比较器13的输入电平低于阈值电平，即与门14的输入端D也为高电平时，触发器15被置为高电平，输出开关管T1导通。反之，在振荡器12放电期间，与门14的输入端C为低电平，触发器15被复位，使得输出开关管T1处于关闭状态。
振荡器12的电流限制检测管脚Is通过检测连接在引脚6和引脚7之间外接电阻(图中未示)上的压降来完成功能。当检测到该外接电阻上的电压降接近超过300mV时，开始进行电流限制；此时通过管脚CT对定时电容进行快速充电，以减少充电时间和输出开关管T1的导通时间，结果是使得输出开关管T1的开关时间延长。
图2-4示出了上述34063芯片的典型应用电路，其中：图2为升压模式的变换器电路，图3为降压模式的变换器电路，图4为反向模式的变换器电路。由图可知，电感和二极管的接法改变了变换器电路的电压转换模式。
结合图1-4，当34063芯片10作为升压或降压应用时，引脚1和引脚2间的NPN开关管T1是主管。在时钟(CLK)的下降沿打开主管T1，当通过电压环比较器13检测到变换器电路的输出电压VO为高时，触发器15翻转关断主管T1；副管采用外置二极管。
由上述现有的34063芯片构成的开关式变换器电路虽然价格便宜、应用广泛，但它的局限性也是显而易见的，主要有以下几点：
1、效率偏低：对于降压应用，效率一般只有70％左右，变换器电路的输出电压VO低时效率更低，这就使它不能用在某些对功耗要求严格的场合，比如USB提供电源的应用；
2、老旧的双极性(Bipolar)工艺，频率低，最高频率只有100kHz；
3、占空比范围偏小，约在15％～80％，从而限制了芯片的动态范围，不适用某些输入电压变化较大的应用场合。
这些缺点是可以用现在已经发展的非常成熟的CMOS工艺的集成电路补足的，而且成本不会比用便宜的BJT(Bipolar Junction Transistor，三极管)工艺贵，例如采用PMOS管或NMOS管取代NPN管作为主管；然而这种方式却存在以下缺点：
1、若用一个PMOS管取代NPN管作为主管，则34063芯片所具有的灵活性丧失，它将实现不了升压功能；具体来说：一方面，当PMOS主管打开时，引脚2处的电压被钳制在一个阈值电压而不能下拉到地，损耗比较大；另一方面，当外置副管打开时，引脚2处的电压上升到Vout，比PMOS主管的栅控制端电压VIN高，从而使该PMOS管无法关断。
2、若用一个NMOS管取代NPN管作为主管，则在降压模式下，NMOS主管的驱动需要自举电路提高栅压，否则电压VIN传输到引脚2会有阈值电压的损耗；若再用没有体隔离的NMOS管，则损耗将更大(因为NMOS主管由于体效应导致阈值电压上升，开关导通电阻增大，损耗增大)，因此为了保证高效率就需要采用具有体隔离的NMOS管及驱动它的自举电路来实现降压的功能；这样就不能用一般的CMOS工艺来实现了，从而导致了总体成本提高，灵活性也不高。
鉴于上述情况，我们需要有一种新的集成电路架构，以在34063芯片的成本基础上，实现34063芯片的功能和灵活性，从而克服由34063芯片构成的开关式变换器电路的局限性。
发明内容
为了解决上述现有技术存在的问题，本发明旨在提供一种变换器控制电路，以替代现有的34063芯片，在不增加成本的前提下，达到34063芯片所具有的灵活性，并使采用本集成电路结构的变换器控制电路能适用于更多的场合。
本发明所述的一种变换器控制电路，其包括基于CMOS工艺的集成电路芯片以及一与该芯片连接的外置主管，所述芯片包括电压运算放大器、振荡器、电压输入引脚和峰值电流检测引脚，所述芯片还包括：
接收所述振荡器输出的时钟信号的逻辑控制模块；
根据所述逻辑控制模块输出的控制信号驱动内置主管或外接的外置主管的驱动电路模块；以及
根据所述电压运算放大器输出的信号以及由电压输入引脚和峰值电流检测引脚引入的信号向所述逻辑控制模块输出触发信号的占空比控制模块；
其中，所述内置主管还与峰值电流检测引脚连接。
在上述的变换器控制电路中，所述驱动电路模块包括：
接收所述控制信号的非门；
连接在所述非门的输出端并与内置主管的栅极连接的PMOS驱动电路；以及
连接在所述非门的输入端的NMOS或NPN驱动电路。
在上述的变换器控制电路中，所述芯片还包括：
与所述内置主管的漏极连接的PMOS栅极驱动输出引脚；以及
与所述NMOS或NPN驱动电路连接并用于连接外置主管的NMOS栅极和NPN基极驱动输出引脚。
在上述的变换器控制电路中，所述占空比控制模块包括：
第一比较器，其反相输入端与所述电压运算放大器的输出端连接，其输出端与所述逻辑控制模块连接；以及
Gm型运算放大器，其同相输入端连接至所述电压输入引脚，其反相输入端连接至峰值电流检测引脚，其输出端通过一叠加电路连接至所述第一比较器的同相输入端，其中，所述叠加电路接收所述振荡器输出的斜坡补偿电流信号。
在上述的变换器控制电路中，所述占空比控制模块还根据由电压输入引脚和峰值电流检测引脚引入的信号向所述逻辑控制模块输出最小电流检测信号和最大电流检测信号。
在上述的变换器控制电路中，所述占空比控制模块还包括：
输出所述最小电流检测信号的第二比较器；
输出所述最大电流检测信号的第三比较器，其同相输入端与所述第二比较器的反相输入端相连至电压输入引脚，其反相输入端与所述第二比较器的同相输入端相连至峰值电流检测引脚；以及
或门，其一个输入端与所述第一比较器的输出端连接，其另一个输入端接收所述最大电流检测信号，其输出端与所述逻辑控制模块连接。
在上述的变换器控制电路中，所述逻辑控制模块包括：
输出所述控制信号的或非门，其一个输入端与所述振荡器连接；以及
RS触发器，其R端与所述或门的输出端连接，其S端接收所述最小电流检测信号，其端与所述或非门的另一个输入端连接。
在上述的变换器控制电路中，所述RS触发器以最小电流检测信号作为置位信号，并以所述或门的输出信号作为清零信号。
在上述的变换器控制电路中，所述芯片还包括用于控制所述逻辑控制模块的使能电路。
在上述的变换器控制电路中，所述使能电路包括低压锁定模块和热关断模块。
在上述的变换器控制电路中，所述芯片还包括连接至所述电压运算放大器的输出端的运放补偿引脚。
在上述的变换器控制电路中，所述芯片还包括分别连接至所述电压运算放大器的同相输入端和反相输入端的基准源和电压反馈引脚。
在上述的变换器控制电路中，所述芯片还包括连接至所述振荡器的计时电容引脚。
在上述的变换器控制电路中，所述内置主管的源极连接至所述峰值电流检测引脚。
由于采用了上述的技术解决方案，本发明通过设置具有PMOS驱动电路以及NMOS或NPN驱动电路的驱动电路模块，并利用一个简单的逻辑控制模块，让用户可通过选择PMOS栅极驱动输出引脚或NMOS栅极和NPN基极驱动输出引脚，与外围器件搭配，从而灵活地选择不同主管以实现降压、升压等变换器控制电路功能，避免在不同电压转换模式下共享主管，并使主管损耗降低，变换器效率提高；同时，由于逻辑控制模块采用普通的不需要体隔离的CMOS工艺制成，而不需要自举电路，从而在达到了传统34063芯片所具有的灵活性的基础上，简化了电路设计，降低了芯片成本；另外，本发明还通过占空比控制模块实现了电流模式的主管控制，使整个芯片实现电压电流双环控制，从而使其对输入变化相应块，输出瞬态响应好。
附图说明
图1是现有34063芯片的内部框图；
图2是采用现有34063芯片所构成的升压模式的变换器电路；
图3是采用现有34063芯片所构成的降压模式的变换器电路；
图4是采用现有34063芯片所构成的反向模式的变换器电路；
图5是本发明的一种变换器控制电路中的集成电路芯片的内部结构框图；
图6是本发明的变换器控制电路处于升压模式下的结构示意图；
图7是本发明的变换器控制电路处于降压模式下的结构示意图；
图8是图6的简化示意图；
图9是图7的简化示意图。
具体实施方式
下面结合附图，给出本发明的较佳实施例，并予以详细描述。
如图5所示，本发明，即一种变换器控制电路中的基于CMOS工艺的集成电路芯片，包括八个引脚，具体定义及作用如下：
引脚PDRN：PMOS栅极驱动输出引脚；
引脚NDRN：NMOS栅极和NPN基极驱动输出引脚；
引脚COMP：运放补偿引脚，通过该引脚可以添加补偿电容、电阻，从而使芯片内部环路稳定；
引脚FB：电压反馈引脚，用于设置输出电压；
引脚GND：接地引脚；
引脚VIN：电压输入引脚；
引脚OSC：计时电容引脚，通过该引脚可改变电容大小，设置振荡器频率；
引脚IPK：峰值电流检测引脚，用于监测外接在引脚VIN与引脚IPK两端的电阻，以限制峰值电流。
本发明的集成电路芯片的内部结构包括：电压运算放大器1、振荡器5(osc)、使能电路7、基准源11(本实施例中，基准源11为0.6V)、内置主管M1(本实施例中，内置主管M1为PMOS管)、占空比控制模块101、逻辑控制模块102和驱动电路模块103。
电压运算放大器1的同相输入端与基准源11连接，其反相输入端与引脚FB连接，其输出端与引脚COMP连接。
占空比控制模块101根据电压运算放大器1输出的信号COMP以及由电压输入引脚VIN和峰值电流检测引脚IPK引入的信号向逻辑控制模块102输出触发信号、最小电流检测信号QIMIN和最大电流检测信号QIMAX；占空比控制模块101具体包括第一比较器2、Gm型(电流增益型)运算放大器3、叠加电路8、第二比较器12、第三比较器13和或门15，其中：
第一比较器2的反相输入端与电压运算放大器1的输出端连接，即接收信号COMP，其同相输入端通过叠加电路8与Gm型运算放大器3的输出端连接，即接收信号VSUM，其输出端与或门15的一个输入端连接，且叠加电路8接收振荡器5输出的斜坡补偿电流信号Slope comp；
第二比较器12的输出端输出最小电流检测信号QIMIN；
第三比较器13的同相输入端与第二比较器12的反相输入端以及Gm型运算放大器3的同相输入端一同相连至引脚VIN，其反相输入端与第二比较器13的同相输入端以及Gm型运算放大器3的反相输入端一同相连至引脚IPK，其输出端输出最大电流检测信号QIMAX；
或门15的另一个输入端接收最大电流检测信号QIMAX，其输出端输出触发信号。
逻辑控制模块102根据振荡器5输出的时钟信号CLK、占空比控制模块101输出的触发信号、最小电流检测信号QIMIN和最大电流检测信号QIMAX，向驱动电路模块103输出相应的控制信号；逻辑控制模块102具体包括或非门4和RS触发器6，其中：
或非门4的一个输入端与振荡器5连接，接收时钟信号CLK，其另一个输入端与RS触发器6的端连接，其输出端输出控制信号；
振荡器5与引脚OSC连接，以实现自身频率的设置，从而产生不同占空比的时钟信号CLK；具体来说，振荡器5的基本原理是：引脚OSC外接电容Cosc(图中未示)，振荡器5利用内部恒定电流对电容Cosc进行充放电，同时监测引脚OSC的电压Vosc，并把电压Vosc与振荡器5内部设定的两个电压阈值Vth_L、Vth_H进行比较，其中，Vth_H>Vth_L。当振荡器5输出低电平时，内部恒定电流I1对电容Cosc充电，引脚OSC上的电压Vosc上升，当Vosc>Vth_H时，振荡器5内部比较器翻转，使振荡器5输出高电平；当振荡器5输出高电平时，内部恒定电流I2对电容Cosc进行放电，引脚OSC上的电压Vosc下降，当Vosc<Vth_L时，振荡器5内部比较器翻转，使振荡器5输出低电平。由此可见，只要改变电容Cosc的大小，就可以对振荡器5输出的时钟信号CLK的占空比进行控制，而时钟信号CLK的最小占空比则由内部恒定电流I1与内部恒定电流I2的比例决定。
RS触发器6的R端与或门15的输出端连接，即接收触发信号作为清零信号CLR，对RS触发器6进行复位，RS触发器6的S端还接收最小电流检测信号QIMIN作为置位信号SET，对RS触发器6进行置位。
使能电路7也用于控制逻辑控制模块102，它具体包括低压锁定模块UNLO(under voltage lock)(图中未示)和热关断模块TSD(thermal shutdown)(图中未示)。
驱动电路模块103根据逻辑控制模块102输出的控制信号驱动内置主管M1或外接的外置主管；驱动电路模块103具体包括非门14、PMOS驱动电路9(PDRV，PMOS driver)以及NMOS或NPN驱动电路10(NDRV，NMOS/NPNdriver)，其中：
非门14的输入端与或非门4的输出端连接，即接收控制信号；
PMOS驱动电路9连接在非门14的输出端并与内置主管M1的栅极连接，且内置主管M1的漏极与引脚PDRN连接，其源极与引脚IPK连接；
NMOS或NPN驱动电路10连接在非门14的输入端，并通过引脚NDRN与外接的外置主管连接。
基于上述结构，本集成电路芯片内部构成了电压电流双环控制，其中，电压环由基准源11、电压运算放大器1、第一比较器2、RS触发器6以及PMOS驱动电路9或NMOS或NPN驱动电路10构成；电流环由Gm型运算放大器3、叠加电路8、第一比较器2、RS触发器6以及PMOS驱动电路9或NMOS或NPN驱动电路10构成。下面结合图6-7，对本发明的工作原理进行详细介绍。
图6和图7分别示出了采用本发明的集成电路芯片结合外围器件构成的升压(BOOST)和降压(BUCK)模式的变换器控制电路。比较图6和图7可以看出，本集成电路芯片在不同电压转换模式下不再共享主管，即，在BOOST模式下，主管采用外置的NMOS管或NPN管(在本实施例中，即为三极管Q1)；在BUCK模式下，主管则采用内置的PMOS管M1；而副管均采用外置的二极管D1，具体来说：
1、在BOOST模式下，内置主管M1悬空，由NMOS或NPN驱动电路10驱动外置主管Q1，而PMOS驱动电路9的输出并不会影响变换器工作；当外置主管Q1打开时，电流通路为VIN-IPK-SW(SW表示电感开关连接点)-OUT。
2、在BUCK模式下，内置主管M1的栅极由PMOS驱动电路9驱动，而NMOS或NPN驱动电路10的输出悬空不起作用；当内置主管M1打开时，电流通路为VIN-IPK-SW-OUT。
由上述两点可以看出，在BOOST和BUCK模式下，电路通路具有共同的部分，即VIN-IPK，也就意味着在这两个模式下可共享控制电路，即逻辑控制模块102，且该逻辑控制模块102结合电压运算放大器1等实现了电压环控制。
相比于传统34063芯片的电压控制模式，本发明还通过占空比控制模块101实现了电流控制模式，具体来说：
通常，当主管(无论内置或外置)打开时，电流的检测的实质都是检测引脚VIN和引脚IPK之间的电阻Rsense两端的电压；本发明中利用Gm型运算放大器3将该电压信号转换成检测电流信号，然后将这个电流信号通过叠加电路8叠加斜坡补偿电流信号Slope comp，再将该叠加的电流信号转换成电压信号VSUM，通过第一比较器2监测电压信号VSUM与电压信号COMP的电平高低，当振荡器5输出的时钟信号CLK为低电平，且电压信号VSUM大于或等于电压信号COMP时，第一比较器2输出为“1”，即触发RS触发器6翻转，PMOS驱动电路9的输出电平为高，NMOS或NPN驱动电路10的输出电平为低，主管(BOOST模式下的外置主管Q1，BUCK模式下的内置主管M1)关断，副管，即二极管D1打开。在逻辑控制模块102中，时钟信号CLK的下降沿触发主管打开，因此，时钟信号CLK的高电平时间提供了最小占空比，其在BOOST模式下决定最大升压倍数，在BUCK模式下决定最大降压倍数。
本发明还采用了最小电流-最大电流检测技术，具体来说：
第二比较器12监测芯片的最小电流信号QIMIN，在电感电流达到设定的最小电流前，RS触发器6的置位信号SET为“1”，端电平为“0”，迫使主管继续打开，因此，在轻载时会使芯片容易进入脉冲跳频模式以提高效率，在空载时的待机电流也会减小。
第三比较器13监测芯片的最大电流信号QIMAX，当第三比较器13检测到最大电流信号QIMAX为高电平，即电感电流达到设定最大电流时，RS触发器6的清零信号CLR为“1”，端电平为“1”，主管关断，从而防止流过主管的电流太大，实现保护芯片的目的。
另外，本发明中还通过使能电路7达到保护芯片的目的，具体来说，当引脚VIN引入的电压低于一定值，或芯片温度太高时，使能电路7的输出信号Output“ON”为“0”，即逻辑控制模块102的使能为“0”，从而关断主管，保护芯片。
下面结合图8-9，通过充放电来分别说明变换器控制电路在升压和降压模式下的工作过程。
如图8所示，在充电过程中，开关闭合，即三极管Q1导通，电流经电感L1流过三极管Q1到地；二极管D1防止电容Co对地放电；电感L1上的电流以一定的比率线性增加，储存了一些能量。当开关断开，即三极管Q1截止时，由于电感L1的电流保持特性，流经电感L1的电流缓慢的由充电完毕时的值变小；而原来的电路已断开，于是电感L1只能通过新的电路放电，即电感L1开始给电容Co充电，使电容Co两端电压升高，此时电压已经高于输入电压了，因此达到了升压目的。
如图9所示，在充电过程中，开关闭合，即PMOS管M1导通，电流经PMOS管M1流过电感L1到节点OUT；二极管D1防止电容Co对地放电；电感L1上的电流存储了一些能量。当开关断开，即PMOS管M1截止时，二极管D1续流，节点OUT处电压靠电感L1电流的减小和电容Co的放电维持，因此达到了降压目的。
综上所述，本发明具有以下优点：
1、由于主管选择形式的改善，可以提高变换器控制电路的工作效率(最高可达95％)；
2、逻辑控制模块采用CMOS工艺，提高了工作频率(可以高达500KHz)，降低了生产成本；
3、通过调节引脚OSC所接电容的大小，可使振荡器产生最小占空比为5％的时钟信号(理论上占空比可做到95％)，使输出电压范围相应增大；
4、采用电压电流双环控制，对输入变化响应快，消除了磁通不平衡，且输出瞬态响应好，并使变换器控制电路更容易设计。
以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。
Claims (12)
1.一种变换器控制电路，其包括基于CMOS工艺的集成电路芯片以及一与该芯片连接的外置主管，所述芯片包括电压运算放大器、振荡器、电压输入引脚和峰值电流检测引脚，其特征在于，所述芯片还包括：
接收所述振荡器输出的时钟信号的逻辑控制模块；
根据所述逻辑控制模块输出的控制信号驱动内置主管或所述外置主管的驱动电路模块，所述驱动电路模块包括：接收所述控制信号的非门；连接在所述非门的输出端并与所述内置主管的栅极连接的PMOS驱动电路；以及连接在所述非门的输入端的NMOS或NPN驱动电路；
根据所述电压运算放大器输出的信号以及由电压输入引脚和峰值电流检测引脚引入的信号向所述逻辑控制模块输出触发信号的占空比控制模块；
与所述内置主管的漏极连接的PMOS栅极驱动输出引脚；以及
与所述NMOS或NPN驱动电路连接并用于连接所述外置主管的NMOS栅极和NPN基极驱动输出引脚；
其中，所述内置主管还与峰值电流检测引脚连接。
2.根据权利要求1所述的变换器控制电路，其特征在于，所述占空比控制模块包括：
第一比较器，其反相输入端与所述电压运算放大器的输出端连接，其输出端与所述逻辑控制模块连接；以及
Gm型运算放大器，其同相输入端连接至所述电压输入引脚，其反相输入端连接至峰值电流检测引脚，其输出端通过一叠加电路连接至所述第一比较器的同相输入端，其中，所述叠加电路接收所述振荡器输出的斜坡补偿电流信号。
3.根据权利要求1或2所述的变换器控制电路，其特征在于，所述占空比控制模块还根据由电压输入引脚和峰值电流检测引脚引入的信号向所述逻辑控制模块输出最小电流检测信号和最大电流检测信号。
4.根据权利要求3所述的变换器控制电路，其特征在于，所述占空比控制模块还包括：
输出所述最小电流检测信号的第二比较器；
输出所述最大电流检测信号的第三比较器，其同相输入端与所述第二比较器的反相输入端相连至电压输入引脚，其反相输入端与所述第二比较器的同相输入端相连至峰值电流检测引脚；以及
或门，其一个输入端与所述第一比较器的输出端连接，其另一个输入端接收所述最大电流检测信号，其输出端与所述逻辑控制模块连接。
5.根据权利要求4所述的变换器控制电路，其特征在于，所述逻辑控制模块包括：
输出所述控制信号的或非门，其一个输入端与所述振荡器连接；以及
RS触发器，其R端与所述或门的输出端连接，其S端接收所述最小电流检测信号，其Q端与所述或非门的另一个输入端连接。
6.根据权利要求5所述的变换器控制电路，其特征在于，所述RS触发器以最小电流检测信号作为置位信号，并以所述或门的输出信号作为清零信号。
7.根据权利要求1、5或6所述的变换器控制电路，其特征在于，所述芯片还包括用于控制所述逻辑控制模块的使能电路。
8.根据权利要求7所述的变换器控制电路，其特征在于，所述使能电路包括低压锁定模块和热关断模块。
9.根据权利要求1所述的变换器控制电路，其特征在于，所述芯片还包括连接至所述电压运算放大器的输出端的运放补偿引脚。
10.根据权利要求1或9所述的变换器控制电路，其特征在于，所述芯片还包括分别连接至所述电压运算放大器的同相输入端和反相输入端的基准源和电压反馈引脚。
11.根据权利要求1所述的变换器控制电路，其特征在于，所述芯片还包括连接至所述振荡器的计时电容引脚。
12.根据权利要求1所述的变换器控制电路，其特征在于，所述内置主管的源极连接至所述峰值电流检测引脚。
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