CN103094177A - 一种soi和基于soi的mos器件及其制作方法 - Google Patents

一种soi和基于soi的mos器件及其制作方法 Download PDF

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Abstract

本发明提供了一种SOI结构及其制造方法，其制作的绝缘埋层BOX由三部分组成，其中，因为在离子注入形成绝缘埋层之前，在辅助栅极周围设置了辅助侧墙，离子注入时，其下方形成了连接辅助栅极下方的第一BOX和未被辅助栅极和辅助侧墙覆盖的半导体衬底基体下方的第二BOX的第三BOX，第三BOX作为第一和第二BOX之间的过渡区域，同时解决了三部分BOX连接角度尖锐和断裂问题。同时，以此结构的SOI作为衬底，在BOX上方的顶层硅上制作MOS器件，能够避免由于BOX隔离不充分引起的漏电流增大问题。

Description

一种SOI和基于SOI的MOS器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种绝缘层上硅和基于绝缘层上硅的MOS器件及其制造方法。
背景技术
众所周知，现代的集成电路(IC)工艺主要是在硅衬底的器件面上生长半导体器件，并将半导体器件组成电路。IC工艺中普遍采用的硅衬底是体硅(Bulk Silicon)，在体硅的器件面制作半导体器件遇到的主要问题有：制作金属氧化物半导体场效应管(MOS)器件过程中必须采用阱(根据阱内的多数载流子性质又分为N阱和P阱)的复杂隔离工艺。同时，在IC工艺向超大规模集成电路(VLSIC)发展的过程中，其取得快速发展的动力主要源于不断减小的半导体器件特征尺寸和不断增加的芯片面积，当半导体器件的特征尺寸减小到一定程度时会出现一系列问题，例如：半导体器件尺寸减小导致热载流子效应，因此需要降低工作时的电源电压。为了保证电路性能阈值电压也要随之降低，必然导致半导体器件在转换到关闭状态时漏电流的迅速增加；体硅中的寄生闩锁效应；由于半导体器件的特征尺寸减小，电源电压降低导致的软失效问题，降低了电路的抗干扰能力；以及半导体器件之间的隔离区所占芯片面积的比例增大造成的寄生电容增大的问题。
由此可见，采用与体硅类似的半导体衬底基体作为第一代硅衬底已经受到了多方面的挑战，于是提出半导体衬底基体中加入一层绝缘层，也就是绝缘层上硅(SOI，Silicon-On-Insulator)技术。如图1所示，以基于体硅100的SOI技术为例进行说明，SOI技术将体硅100分为三层，表面是一层很薄的顶层硅102(Top Silicon)，用于制造半导体器件，顶层硅102的厚度从200埃到几微米，取决与不同的应用；顶层硅102下方是依托在体硅100上的绝缘埋层(buried insulating layer)，这种绝缘埋层通常是二氧化硅，因此称为氧化埋层(BOX，Buried Oxide)101，BOX 101的厚度范围约为几百到数千埃；BOX 101下方是剩余的体硅部分。由于顶层硅102位于绝缘埋层上方也称为SOI。相比体硅100，由SOI作为硅衬底有如下优点，如能实现IC中半导体器件的介质隔离，无需采用阱的复杂隔离工艺，彻底消除在体硅100上制作MOS器件会出现的寄生闩锁效应；采用SOI技术制成的IC还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等，特别适用于低压低功耗IC的制造。
对SOI结构研究已有20多年的历史，发展了多种SOI制造技术，其中包括：键合(Bonding)、激光再结晶、注氧隔离(SIMOX，Separation byImplanted Oxygen)、智能剥离(Smart-cut)以及最近发展起来的等离子浸没式离子注入技术(PIII)。SIMOX是目前最成熟的SOI制造技术，也是目前研究最多的形成SOI的方法。当今半导体制造的趋势是不断减小SOI的厚度，以此SOI作为衬底，在SOI的器件面制作半导体器件，例如MOS器件。
美国专利US2011/012136提出了一种基于SOI的MOS器件制作方法，下面以如图2所示的现有技术中基于SOI的MOS器件制作工艺流程图，说明现有技术中基于SOI的MOS器件制作详细步骤。
步骤01，图3为现有技术中基于SOI的MOS器件制作方法的步骤01的剖面结构示意图，如图3所示，半导体衬底基体的器件面上依次制作介质层301和辅助栅极302(dummy gate)。
本步骤中，所述半导体衬底基体可以是现有技术中广泛应用的几种半导体材料，例如：体硅、SOI和蓝宝石上硅(silicon-on-sapphire，SOS)中的任意一种。所述半导体衬底基体并不限于上述半导体材料，还可以是其他半导体材料，包括：硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及其他III主族元素和V主族元素组成的半导体化合物。本实施例中以体硅300为例对现有技术进行说明。
本步骤中，首先，用沉积或氧化的方法在体硅300的器件面上制作介质层301，介质层301的厚度范围是2到10纳米，其材料是氧化硅和/或氮化硅；然后由光刻和反应离子刻蚀(RIE)等传统的形成栅极步骤，在介质层301上方制作dummy gate 302，具体的，dummy gate 302由多晶硅层303303和位于多晶硅层303上方的盖层304(例如氮化硅)两部分组成，其中，沉积形成多晶硅层303的厚度范围是10到100纳米，氮化或沉积形成盖层304的厚度范围是1到10纳米。所述介质层301和dummy gate 302的具体制作方法和步骤均为现有技术，不再赘述。
步骤02，图4为现有技术中基于SOI的MOS器件制作方法的步骤02的剖面结构示意图，如图4所示，半导体衬底基体中制作绝缘埋层，形成SOI；
本步骤中，以氧化埋层405(BOX)为例制作绝缘埋层，形成BOX 405的方法是SIMOX，该方法将氧离子以离子注入的方式注入到以体硅300中，在能够形成BOX 405的条件下对离子注入后的体硅300进行退火，退火后形成的BOX 405将体硅300隔离成三部分，其中，位于BOX 405上方，靠近体硅300器件面的部分为顶层硅406，顶层硅406、BOX 405和剩余的体硅300部分共同组成了SOI，SIMOX的具体方法和相关步骤参数为现有技术，不再赘述。本步骤制作完毕后，将包含BOX 405结构的体硅300作为半导体衬底，后续步骤将在此半导体衬底的器件面，也就是顶层硅406上制作MOS器件。
需要注意的是，由于dummy gate 302的所在高度大于其两侧的介质层，因此在SIMOX的氧离子注入后，BOX 405呈台阶状，如图4所示，相比其他没有被dummy gate 302覆盖的体硅300下方的部分BOX 405b(第二BOX405b)，dummy gate 302下方的部分BOX 405a(第一BOX 405a)的位置稍浅；对SOI结构来说，则dummy gate 302下方的顶层硅406a厚度要小于其他部分的顶层硅406b。
步骤03、图5为现有技术中基于SOI的MOS器件制作方法的步骤03的剖面结构示意图，如图5所示，以SOI为衬底，在顶层硅406上制作MOS器件，包括源极和漏极508、侧墙507、以及去除dummy gate 302和其下方的部分介质层301后，在打开的栅极窗口中制作高介电系数金属栅极(HKMG)；
其中，MOS器件制作的后续步骤：在dummy gate 302周围形成侧墙507，源漏极注入，以及去除dummy gate 302和部分介质层301后制作HKMG的工艺均为现有技术，不再赘述。其中，HKMG由栅极导体510和其下方的栅极介电层509两部分组成。
以上步骤可见，现有技术为了制作具有不同厚度顶层硅406(top silicon)的SOI，并以此SOI为衬底制作MOS器件，首先在半导体衬底基体上制作dummy gate 302，然后利用dummy gate 302的存在，在半导体衬底基体中形成台阶状绝缘埋层的结构，以台阶状绝缘埋层为隔离，形成由不同厚度顶层硅406组成的SOI，最后以此SOI为衬底，在SOI的器件面上制作MOS器件，该方法存在的问题主要有两个：第一、离子注入形成的绝缘埋层轮廓由dummy gate 302形状决定，由于dummy gate 302的侧壁几乎与介质层301的表面垂直，因此两部分绝缘埋层(第一BOX 405a和第二BOX 405b)在衔接处形成一个几乎呈直角的尖锐角，绝缘埋层的尖锐角会增大漏电流；第二、当绝缘埋层的厚度很薄时，dummy gate 302与其两侧介质层的高度差会导致台阶状绝缘埋层的两部分(第一BOX 405a和第二BOX 405b)断裂，如果出现绝缘埋层的断裂，则无法起到在半导体衬底基体中隔离形成SOI的作用。
发明内容
有鉴于此，本发明解决的技术问题是：不同厚度顶层硅的SOI以及以其为衬底制作的MOS器件，由于辅助栅极与半导体衬底基体表面的高度差，使得台阶状绝缘埋层在衔接处形成一个几乎呈直角的尖锐角，甚至会导致台阶状绝缘埋层的两部分断裂，影响SOI中绝缘埋层的隔离以及当其作为衬底时的MOS器件性能。
为解决上述问题，本发明的技术方案具体是这样实现的：
绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括：
所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；
所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；
从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；
去除所述辅助栅极和第二介质层。
所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。
位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。
一种绝缘层上硅的结构，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面。
所述第一顶层硅厚度范围是5纳米到70纳米。
一种基于绝缘层上硅的金属氧化半导体场效应管器件的制作方法，提供半导体基体，其特征在于，该方法包括：
所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；
所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；
从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；
去除所述第二介质层后，以所述绝缘埋层的上方形成的绝缘层上硅为衬底，在所述绝缘层上硅的器件面的漏极区域形成轻掺杂漏区；
所述辅助栅极周围制作侧墙后，在所述绝缘层上硅中进行源漏极注入形成源极和漏极延伸区；
所述源漏极延伸区所在的源漏极区域所在的第二顶层硅中制作应力层；
所述应力层上方形成自对准硅化物，在衬底器件面上沉积层间介质，并化学机械研磨直到露出所述辅助栅极表面后，去除所述辅助栅极和其下方的部分介质层，打开栅极窗口；
所述栅极窗口中制作高介电系数金属栅极。
所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。
位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。
所述应力层采用离子注入碳离子或锗离子的方法或者先回刻部分绝缘层上硅后外延生长碳化硅或锗化硅形成。
一种基于绝缘层上硅的金属氧化半导体场效应管器件，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，在所述顶层硅的器件面制作的栅极，源漏极，所述栅极周围的侧墙，应力层和所述应力层上方的自对准硅化物，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面；所述栅极位于第一顶层硅上方，所述源漏极位于所述栅极两侧的所述第二顶层硅和第三顶层硅中，所述应力层位于所述第二顶层硅中。
由上述的技术方案可见，本发明提供了
附图说明
图1为现有技术中SOI的结构示意图；
图2为现有技术基于SOI的MOS器件制作工艺流程图；
图3～5为现有技术基于SOI的MOS器件制作的剖面结构示意图；
图6～12为本发明基于SOI的MOS器件制作的剖面结构示意图；
图13为本发明基于SOI的MOS器件制作工艺流程图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明提出了一种具体实施例一
本发明提出了一种SOI和基于此SOI作为衬底的MOS器件及其制作方法，下面以如图13所示的本发明中基于SOI的MOS器件制作工艺流程图，说明本发明中基于SOI的MOS器件制作详细步骤。
步骤1301，图6为现有技术中基于SOI的MOS器件制作方法的步骤1301的剖面结构示意图，如图6所示，在半导体衬底基体的器件面上依次制作介质层301和dummy gate 302。
本步骤中，所述半导体衬底基体可以是现有技术中广泛应用的几种半导体材料，例如：体硅300、SOI和蓝宝石上硅(silicon-on-sapphire，SOS)中的任意一种。所述半导体衬底基体并不限于上述半导体材料，还可以是其他半导体材料，包括：硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及其他III主族元素和V主族元素组成的半导体化合物。本发明的具体实施例一中以体硅300为例进行说明。
本步骤中，首先，用沉积或氧化的方法在体硅300的器件面上制作介质层301，介质层301的厚度范围是2到10纳米，其材料是氧化硅和/或氮化硅；然后由光刻和反应离子刻蚀(RIE)等传统的形成栅极步骤，在介质层301上方制作dummy gate 302，具体的，dummy gate 302由多晶硅层303和位于多晶硅层303上方的盖层304(例如氮化硅)两部分组成，其中，沉积形成多晶硅层303的厚度范围是10到100纳米，氮化或沉积形成盖层304的厚度范围是1到10纳米。所述介质层301和dummy gate 302的具体制作方法和步骤均为现有技术，不再赘述。
步骤1302，图7为现有技术中基于SOI的MOS器件制作方法的步骤1302的剖面结构示意图，如图7所示，在介质层301和dummy gate 302表面沉积第二介质层，在dummy gate 302侧壁形成辅助侧墙(dummy spacer)705；
本步骤中，dummy spacer 705的制作和现有技术中spacer的制作方法相同，例如，先在介质层和dummy gate 302表面沉积第二介质层，所述第二介质层可以是氧化硅或氮化硅，沉积第二介质层的厚度范围是100埃到1000埃，例如：100埃、500埃或1000埃；沉积方法可以是化学气相沉积(CVD)；沉积的第二介质层会包裹dummy gate 302，在dummy gate 302侧壁周围形成dummy spacer 705。本实施例中，还对第二介质层进行各向异性的反应离子刻蚀(RIE)，由于不同方向上RIE的刻蚀速率差异(垂直方向上的刻蚀速率大于水平方向)，如图7所示，RIE直到去除覆盖在介质层表面和dummygate 302上方的第二介质层部分时，仍然保留了环绕在dummy gate 302侧壁周围的第二介质层的残留部分作为dummy spacer 705。在实际制作中也可省略RIE步骤。
步骤1303，图8为现有技术中基于SOI的MOS器件制作方法的步骤1303的剖面结构示意图，如图8所示，进行SIMOX，在半导体衬底基体中制作绝缘埋层，形成SOI；
本步骤中，以氧化埋层(BOX)为例制作绝缘埋层，形成BOX 805的方法是SIMOX，该方法以离子注入的方式，将氧离子从介质层301、dummy gate302和dummy spacer 705上方注入到以体硅300为例的半导体衬底基体中，在能够形成BOX的条件下对离子注入后的体硅300进行退火，形成的BOX805。
需要注意的是，如图8所示，相比其他没有被dummy gate 302覆盖的体硅300下方的部分BOX(第二BOX 805b)，dummy gate 302下方的部分BOX(第一BOX 805a)的位置稍浅；同时，由于dummy spacer 705的存在，SIMOX的离子注入后，在dummy spacer 705下方的体硅300中形成了和dummyspacer 705的形状类似的BOX部分(第三BOX 805c)，dummy gate 302的存在，具有圆角形状的第三BOX 805c的两端分别与呈台阶状的第一BOX805a和第二BOX 805b连接，作为第一BOX 805a和第二BOX 805b之间的过渡区域。
对本步骤中形成的SOI结构来说，由第一BOX 805a、第二BOX 805b和第三BOX 805c三部分组成的BOX 805将体硅300隔离成三部分，其中，位于BOX 805上方的顶层硅806部分共同组成SOI，其中包括：由第一BOX805a上方对应第一顶层硅806a、第二BOX 805b上方对应第三顶层硅806c和第三BOX 805c上方对应第三顶层硅806c；第一顶层硅806a的厚度范围是5到70纳米，例如：5纳米、30纳米或70纳米。SIMOX的具体方法和相关步骤参数为现有技术，不再赘述。本步骤制作完毕后，将包含BOX 805结构的体硅300作为半导体衬底，后续步骤将在此半导体衬底的器件面，也就是顶层硅806上制作MOS器件。
可见，本发明提供的SOI中的BOX 805由三部分组成，其中，第三BOX805c的两端分别与第一BOX 805a和第二BOX 805b连接，作为两者之间的过渡区域，同时解决了角度尖锐和断裂的问题，以此SOI作为衬底，在顶层硅806上制作MOS器件，能够避免由于BOX隔离不充分引起的漏电流增大问题。
步骤1304，图9为现有技术中基于SOI的MOS器件制作方法的步骤1304的剖面结构示意图，如图9所示，去除第二介质层后，在SOI的器件面的漏极区域采用轻掺杂工艺形成轻掺杂漏区(Lightly Doped Drain，LDD)结构，然后在dummy gate 302周围制作侧墙(spacer)907，以及进行源漏极注入；
本步骤中，去除第二介质层的方法可以是干法刻蚀、湿法刻蚀或者两者的结合，去除第二介质层的具体方法和步骤为现有技术，不再赘述。本实施例中，如图9所示，去除第二介质层就是去除dummy gate 705。
本步骤中，采用轻掺杂工艺形成的LDD结构是MOS器件为了减弱漏区电场、以改进热电子退化效应所采取的一种结构(图中未表示)，实际上，现LDD结构已经成为了大规模集成电路中MOS器件的基本结构。
本步骤中，spacer 907的具体制作方法和步骤为现有技术，不再赘述。
本步骤中，在SOI中进行LDD工艺和源漏极注入形成源极和漏极延伸区908的具体制作方法和步骤为现有技术，不再赘述。可选择的，还可以分别在源极和漏极延伸区908的邻近区域中形成光晕(halo)(图中未画出)。
步骤1305，图10为现有技术中基于SOI的MOS器件制作方法的步骤1305的剖面结构示意图，如图10所示，在源漏极延伸区所在的源漏极区域制作应力层1009；
本步骤中，应力层1009可以用离子注入的方法，在第二顶层硅中注入碳离子或锗离子形成。此外，应力层1009还可以采用先回刻去除部分第二顶层硅，也就是SOI，再外延生长SiC或SiGe的方法制作。应力层1009的具体制作方法和步骤为现有技术，不再赘述。
步骤1306，图11为现有技术中基于SOI的MOS器件制作方法的步骤1305的剖面结构示意图，如图11所示，在应力层1009上方形成自对准硅化物(self-aligned silicide，salicide)1110，在衬底器件面上沉积层间介质(ILD)，并化学机械研磨(CMP)ILD 1111直到露出dummy gate 302表面后，去除dummy gate 302和其下方的部分介质层301，打开栅极窗口；
本步骤中，salicide 1110和ILD 1111的制作方法和步骤为现有技术，不再赘述。
本步骤中，去除dummy gate 302的方法可以是干法刻蚀、湿法刻蚀或者两者的结合，去除dummy gate 302的具体方法和步骤为现有技术，不再赘述。
步骤1307，图12为现有技术中基于SOI的MOS器件制作方法的步骤1305的剖面结构示意图，如图12所示，在打开的栅极窗口中制作高介电系数金属栅极(High-k metal gate，HKMG)；
本步骤中，制作HKMG的步骤包括：首先，在打开的栅极窗口中制作栅极介电层(gate dielectric)1212；然后在打开的栅极窗口中栅极填充金属作为栅极导体(gate conductor)1213，填充的栅极导体1213附着在栅极介电层1212上方，形成HKMG。
由具体实施例一可见，本发明提出的SOI结构及其制造方法，其制作的绝缘埋层(例如BOX)由三部分组成，其中，因为在离子注入形成绝缘埋层之前，在辅助栅极周围设置了辅助侧墙，离子注入时，其下方形成了连接辅助栅极下方的第一BOX 805a和未被辅助栅极和辅助侧墙覆盖的半导体衬底基体下方的第二BOX 805b的第三BOX 805c，作为第一和第二BOX之间的过渡区域，第三BOX 805c的存在同时解决了三部分BOX连接角度尖锐和断裂问题。同时，以此结构的SOI作为衬底，在BOX上方的顶层硅806上制作MOS器件，能够避免由于BOX隔离不充分引起的漏电流增大问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种绝缘层上硅的制作方法，提供半导体衬底基体，其特征在于，该方法包括：
所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；
所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；
从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；
去除所述辅助栅极和第二介质层。
2.根据权利要求1所述的方法，其特征在于，所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。
3.根据权利要求1所述的方法，其特征在于，位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。
4.一种绝缘层上硅的结构，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面。
5.根据权利要求4所述的结构，其特征在于，所述第一顶层硅厚度范围是5纳米到70纳米。
6.一种基于绝缘层上硅的金属氧化半导体场效应管器件的制作方法，提供半导体基体，其特征在于，该方法包括：
所述半导体衬底基体的器件面上依次制作介质层和辅助栅极；
所述介质层和辅助栅极表面沉积第二介质层，在所述辅助栅极侧壁形成辅助侧墙；
从所述介质层、辅助栅极和辅助侧墙上方对所述半导体衬底基体进行注氧隔离，在所述辅助栅极下方的半导体基体衬底中形成第一绝缘埋层，所述辅助侧墙两侧的介质层下方的半导体基体衬底中形成第二绝缘埋层，所述辅助侧墙下方的半导体衬底基体中形成第三绝缘埋层，所述第三绝缘埋层的两端分别连接呈台阶状的所述第一绝缘埋层和第二绝缘埋层，且所述第三绝缘层呈曲面；
去除所述第二介质层后，以所述绝缘埋层的上方形成的绝缘层上硅为衬底，在所述绝缘层上硅的器件面的漏极区域形成轻掺杂漏区；
所述辅助栅极周围制作侧墙后，在所述绝缘层上硅中进行源漏极注入形成源极和漏极延伸区；
所述源漏极延伸区所在的源漏极区域所在的第二顶层硅中制作应力层；
所述应力层上方形成自对准硅化物，在衬底器件面上沉积层间介质，并化学机械研磨直到露出所述辅助栅极表面后，去除所述辅助栅极和其下方的部分介质层，打开栅极窗口；
所述栅极窗口中制作高介电系数金属栅极。
7.根据权利要求6所述的方法，其特征在于，所述第二介质层是二氧化硅或者氮化硅，所述第二介质层的厚度范围是100埃到1000埃。
8.根据权利要求6所述的方法，其特征在于，位于所述第一绝缘埋层上方的第一部分顶层硅厚度小于位于所述第二绝缘埋层上方的第二部分顶层硅厚度；所述第一部分顶层硅厚度范围是5纳米到70纳米。
9.根据权利要求6所述的方法，其特征在于，所述应力层采用离子注入碳离子或锗离子的方法或者先回刻部分绝缘层上硅后外延生长碳化硅或锗化硅形成。
10.一种基于绝缘层上硅的金属氧化半导体场效应管器件，包括半导体衬底基体中由绝缘埋层隔离出的顶层硅，在所述顶层硅的器件面制作的栅极，源漏极，所述栅极周围的侧墙，应力层和所述应力层上方的自对准硅化物，其特征在于，所述顶层硅呈台阶状，包括位于中间的第一顶层硅，所述第一顶层硅两边的第二顶层硅，和连接所述第一顶层硅和第二顶层硅的第三顶层硅，所述第一顶层硅厚度小于所述第二顶层硅厚度，且所述第三顶层硅靠近所述绝缘埋层的界面是曲面；所述栅极位于第一顶层硅上方，所述源漏极位于所述栅极两侧的所述第二顶层硅和第三顶层硅中，所述应力层位于所述第二顶层硅中。
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