CN103049030A - 电压基准源电路 - Google Patents

Abstract

本发明公开了一种电压基准源电路，包括：第一NPN晶体管、第二NPN晶体管、第一电阻和第二电阻以产生第一基准信号，所述电压基准源电路还包括偏置反馈环路、第三晶体管、第四晶体管、阻值随工艺的变化特性优于所述第一电阻和/或所述第二电阻的第三电阻，以及与所述第一电阻和/或所述第二电阻采用相同的工艺制程第四电阻以提供高精度的参考信号。

Description

电压基准源电路

技术领域

本发明的实施例涉及电子电路装置，更具体但是并非排它地涉及电压基准源电路。

背景技术

高精度电压基准源在模数转换器和功率集成电路等应用中扮演了重要角色。传统的电压基准源主要是利用双极性晶体管BE结(基极发射极)的负温度特性和VT(热电压)的正温度特性得到与温度基本无关的电压基准源。在这种电压基准源中，通常利用一个或多个电阻器将NPN晶体管中基极和集电极电压差转换为偏置电流来产生基准电压。但是，电阻器的阻值会随着工艺制程而变化，影响基准电压的精度。如何避免基准随工艺漂移，是本领域技术人员要解决的难题。

发明内容

考虑到现有技术中的一个或多个问题，本发明提供了结构简单且成本低廉的一种电压基准源电路，包括：第一NPN晶体管，具有集电极、基极和发射极；第二NPN晶体管，具有集电极、基极和发射极，其基极耦接至所述第一NPN晶体管的基极；第一电阻，具有第一端和第二端，其第一端耦接至所述第一NPN晶体管的发射极，其第二端耦接至所述第二NPN晶体管的发射极；第二电阻，具有第一端和第二端，其第一端耦接至所述第二NPN晶体管的发射极，其第二端耦接至第一电势；偏置反馈环路，耦接至第二电势为所述第一NPN晶体管和所述第二NPN晶体管提供偏置，具有第一端、第二端和输出端，其第一端耦接至所述第一NPN晶体管的集电极，其第二端耦接至所述第二NPN晶体管的集电极，其输出端提供偏置信号；第三晶体管，具有控制端、第一端和第二端，其第一端耦接至所述第二电势，其控制端耦接至所述偏置信号，其第二端耦接至所述第二NPN晶体管的基极；第三电阻，具有第一端和第二端，其第一端耦接至所述第三晶体管的第二端，其第二端耦接至所述第一电势，所述第三电阻的阻值随工艺的变化特性优于所述第一电阻和/或所述第二电阻；第四晶体管，具有控制端、第一端和第二端，其第一端耦接至所述第二电势，其控制端耦接至所述偏置信号，其第二端提供一参考信号；第四电阻，具有第一端和第二端，其第一端耦接至所述第四晶体管的第二端，其第二端耦接至所述第一电势，所述第四电阻与所述第一电阻和/或所述第二电阻采用相同的工艺制程。

根据本发明的实施例，所述第一NPN晶体管的发射极面积实质上等于所述第二NPN晶体管的发射极面积，所述第二NPN晶体管的偏置电流大于所述第一NPN晶体管的偏置电流。

根据本发明的实施例，所述第一NPN晶体管与所述第二NPN晶体管具有实质上相同的偏置电流，所述第一NPN晶体管的发射极面积大于所述第二NPN晶体管的发射极面积。

根据本发明的实施例，所述第一NPN晶体管和所述第二NPN晶体管由发射极面积实质上相同的晶体管并联组成。

根据本发明的实施例，所述第三晶体管和所述第四晶体管均为NPN双极性晶体管，具有作为控制端的基极、作为第一端的集电极和作为第二端的发射极。

根据本发明的实施例，所述第三晶体管和所述第四晶体管均为N沟道MOS晶体管，具有作为控制端的栅极、作为第一端的漏极和作为第二端的源极。

根据本发明的实施例，所述第三电阻和第四电阻具有相似的典型电阻值。

根据本发明的实施例，所述第三电阻包括P型或者N型扩散电阻，所述第一电阻和/或所述第二电阻和/或所述第四电阻包括多晶硅电阻。

根据本发明的实施例，所述第三电阻包括金属电阻，所述第一电阻和/或所述第二电阻和/或所述第四电阻包括多晶硅电阻。

根据本发明的实施例，所述偏置反馈环路包括：第一PNP晶体管，具有集电极、基极和发射极，其集电极和基极耦接至所述第一NPN晶体管的集电极，其发射极耦接至所述第二电势；第二PNP晶体管，具有集电极、基极和发射极，其基极耦接至所述第一PNP晶体管的基极，其集电极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述第二电势；第三PNP晶体管，具有集电极、基极和发射极，其集电极耦接至所述第一电势，其基极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述偏置反馈环路的输出端。

根据本发明的实施例，所述偏置反馈环路包括：第一PMOS晶体管，具有漏极、栅极和源极，其漏极和栅极耦接至所述第一NPN晶体管的集电极，其源极耦接至所述第二电势；第二PMOS晶体管，具有漏极、栅极和源极，其栅极耦接至所述第一PMOS晶体管的栅极，其漏极耦接至所述第二NPN晶体管的集电极，其源极耦接至所述第二电势；第三PNP晶体管，具有集电极、基极和发射极，其集电极耦接至所述第一电势，其基极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述偏置反馈环路的输出端。

在根据上述实施例的电压基准源电路中，第三电阻的阻值随工艺的变化特性优于第一电阻和/或第二电阻，并且第四电阻与第一电阻和/或第二电阻采用相同的工艺制程，避免了电压基准随工艺的漂移。

附图说明

下面将参考附图详细说明本发明的具体实施方式，其中相同的附图标记表示相同的部件或特征。

图1示出根据本发明实施例的电压基准源100的示意电路图；

图2示出根据本发明一个实施例的电压基准源200的示意电路图；

图3示出根据本发明一个实施例的电压基准源300的示意电路图；

图4示出根据本发明一个实施例的电压基准源400的示意电路图；

图5示出根据本发明一个实施例的电压基准源500的示意电路图。

具体实施方式

在下文所述的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：这些特定细节对于本发明而言不是必需的。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

图1示出根据本发明一个实施例的电压基准源100。该基准源100包括第一NPN晶体管QN1、第二NPN晶体管QN2、第一电阻R1、第二电阻R2、偏置反馈环路101、以及第一电势V1和第二电势V2。

根据示出的实施例，第一NPN晶体管QN1具有集电极、基极和发射极。第二NPN晶体管QN2具有集电极、基极和发射极，其基极耦接至第一NPN晶体管QN1的基极。第一电阻R1具有第一端和第二端，其第一端耦接至第一NPN晶体管QN1的发射极，其第二端耦接至第二NPN晶体管QN2的发射极。第二电阻R2具有第一端和第二端，其第一端耦接至第二NPN晶体管QN2发射极，其第二端耦接至第一电势V1。在一些应用中第一电势V1为地电位，在其他应用中，第一电势V1也可以为负电位或者正电位。

偏置反馈环路101耦接至第二电势V2，为第一NPN晶体管QN1和第二NPN晶体管QN2提供偏置电流，并控制第一NPN晶体管QN1和第二NPN晶体管QN2的基极，使第一NPN晶体管QN1和第二NPN晶体管QN2工作于放大区。偏置反馈环路101具有第一端、第二端和输出端，其第一端耦接至第一NPN晶体管QN1的集电极，其第二端耦接至第二NPN晶体管QN2的集电极，输出端耦接至第二NPN晶体管QN2的基极。第二NPN晶体管QN2的基极提供第一基准信号VREF1。

在图示的实施例中，第一基准信号VREF1包括两部分电压。第一部分是第二NPN晶体管QN2的基极和集电极电压差VBEQN2，VBEQN2与温度成反比。第二部分与热电压相关并与温度成正比。第二NPN晶体管QN2的基极和集电极电压差VBEQN2与第一NPN晶体管QN1的基极和集电极电压差VBEQN1在第一电阻R1上产生第一偏置电流I1以偏置第一NPN晶体管QN1。在偏置反馈环路101作用下，第二NPN晶体管QN2的偏置电流和第一NPN晶体管QN1的偏置电流保持一定线性关系。例如，当第一NPN晶体管QN1的发射极面积实质上等于第二NPN晶体管QN2的发射极面积时，第二NPN晶体管QN2的偏置电流可以为第一NPN晶体管QN1的偏置电流的N倍，其中N为大于1的实数。当第一NPN晶体管QN1的发射极面积大于第二NPN晶体管QN2的发射极面积(例如采用具有更大发射极面积的NPN晶体管或者采用更多的具有相同发射极面积的晶体管并联)时，第一NPN晶体管QN1可以与第二NPN晶体管QN2具有相同的偏置电流。第二NPN晶体管QN2的基极和集电极电压差VBEQN2与第一NPN晶体管QN1的基极和集电极电压差VBEQN1会在第一电阻R1上产生电压差。此电压差会被电阻R1首先转换为偏置电流I1，而后第一NPN晶体管QN1和第二NPN晶体管QN2的偏置电流一起流入第二电阻R2，从而产生上述的“基准信号VREF1所包括的第二部分电压”。

根据图示的实施例的电压基准源100虽然能够提供基准电压VREF1，但是在一些集成电路工艺中，由于电阻R1和/或R2的阻值会随工艺发生漂移，进而导致偏置电流I1会发生变化，使得第二NPN晶体管QN2的基极和集电极电压差VBEQN2发生变化，影响第一基准信号VREF1的大小，从而影响输出第一基准信号VREF1的精度。

图2示出根据本发明另一个实施例的电压基准源200的示意电路图。如图所示，电压基准源200包括：第一NPN晶体管QN1、第二NPN晶体管QN2、第一电阻R1、第二电阻R2、偏置反馈环路201、第一电势V1、第二电势V2、第三晶体管Q3、第四晶体管Q4、第三电阻R3和第四电阻R4。鉴于图2所示的电压基准源200中的第一NPN晶体管QN1、第二NPN晶体管QN2、第一电阻R1、第二电阻R2、以及第一电势V1和第二电势V2与图1所示的基准电压源中的相应器件实质上相同，因此这里不再详细描述这些部分。

根据图示的实施例，偏置反馈环路201耦接至第二电势V2为第一NPN晶体管QN1和第二NPN晶体管QN2提供偏置电流。该偏置反馈环路201具有第一输入端、第二输入端和输出端，其第一输入端耦接至第一NPN晶体管QN1的集电极，其第二输入端耦接至第二NPN晶体管QN2的集电极，输出端提供偏置信号VB。偏置反馈环路201可以直接耦接至第二电势V2，也可以通过电阻，电流源、共源共栅结构等耦接至第二电势V2，还可以耦接至其他电势。

第三晶体管Q3具有控制端、第一端和第二端。虽然在图2所示的实施例中该第三晶体管Q3为NPN双极晶体管，但是在其他实施例中也可以采用其他的晶体管，例如N沟道MOS场效应晶体管，如图3所示。

在图2所示的实施例中，该第三晶体管Q3具有作为控制端的基极、作为第一端的集电极和作为第二端的发射极。集电极耦接至第二电势V2，基极耦接至偏置反馈环路201的输出信端(即耦接至偏置信号VB)，发射极耦接至第二NPN晶体管QN2的基极。第三晶体管Q3的集电极可以直接耦接至第二电势V2，也可以通过电阻，电流源等耦接至第二电势势V2，还可以耦接至其他电势。

第三电阻R3具有第一端和第二端，其第一端耦接至第三晶体管Q3的发射极，其第二端耦接至第一电势V1。第三电阻R3的阻值随工艺的变化特性优于第一电阻R1和/或第二电阻R2。

第四晶体管Q4具有控制端、第一端和第二端。虽然在图2所示的实施例中该第四晶体管Q4为NPN双极晶体管，但是在其他实施例中，也可以采用其他的晶体管，例如N沟道MOS场效应晶体管，如图3所示。

在图2所示的实施例中，该第四晶体管Q4具作为控制端的基极、作为第一端的集电极和作为第二端的发射极。集电极耦接至第二电势V2，其基极耦接至偏置反馈环路201的输出端(即耦接至偏置信号VB)，其发射极提供参考信号Vref2。第四晶体管Q4的集电极可以直接耦接至第二电势V2，也可以通过电阻，电流源等耦接至第二电势V2，还可以耦接至其他电势。

第四电阻R4具有第一端和第二端，其第一端耦接至第四晶体管Q4的发射极，其第二端耦接至第一电势V1。第四电阻R4与第一电阻R1和/或第二电阻R2采用相同的工艺制程。

仅仅出于描述一些实施例的缘故，假定由于工艺制程的原因，第一电阻R1变小，导致第一NPN晶体管QN1和第二NPN晶体管QN2的偏置电流增大，使得第二NPN晶体管QN2的基极发射极电压差VBEQN2增大，从而使得第一基准信号VREF1增大。由于第三电阻R3的阻值随工艺的变化特性优于第一电阻R1和/或第二电阻R2和/或第四电阻R4，即因工艺变化导致第四电阻R4的阻值变化大于第三电阻R3的阻值变化。即，因第四电阻R4的阻值变化导致的第四晶体管Q4的发射极电流变化会高于第三电阻R3的阻值变化导致的第三晶体管Q3的发射极电流变化。从而，因第四晶体管Q4的发射极电流变化导致的第四晶体管Q4的基极发射极电压差VBEQ4变化大于因第三晶体管Q3的发射极电流变化导致的第三晶体管Q3的基极发射极电压差VBEQ3变化，即ΔVBE4(第四晶体管Q4的基极发射极电压差VBEQ4的变化)大于ΔVBE3(第三晶体管Q3的基极发射极电压差VBEQ3的变化)。

根据下式(1)和(2)，可以知道，当第一电阻R1和第四电阻R4变小时，VREF1会增大，而VBE4也会增大，由于ΔVBE4抵消了部分ΔVREF1，使得ΔVREF2的变化幅度减小：

VREF2＝VREF1+VBEQ3-VBEQ4         (1)

ΔVREF2＝ΔVREF1+ΔVBE3-ΔVBEQ4  (2)

其中ΔVREF2为参考信号VREF2的变化，ΔVREF1为第一基准信号VREF1的变化。

根据式(1)和(2)，同样，当第一电阻R1和第四电阻R4变大时，VREF1会减小，而VBE4也会减小，由于ΔVBEQ4抵消了部分ΔVREF1，使得ΔVREF2的变化幅度减小。

在一个实施例中，图2所示的基准源200可以使用NPN双极性晶体管实现第三晶体管Q3和第四晶体管Q4。在其他实施例中，也可以采用其他的晶体管，例如N沟道MOS场效应晶体管，来实现第三晶体管Q3和第四晶体管Q4，如图3所示。

图3示出根据本发明一个实施例的基准源300的示意电路图。与图2所示的电压基准源200相比，不同之处在于电压基准源300的第三晶体管Q3和第四晶体管Q4为N沟道MOS晶体管，N沟道MOS晶体管的漏极、栅极、源极分别对应第三晶体管和第四晶体管的第一端、控制端和第二端。

根据上述分析，当第一电阻R1和第四电阻R4变小时，因第四晶体管Q4的源极电流变化导致的第四晶体管Q4的栅极源极电压差VGSQ4变化大于因第三晶体管Q3的源极电流变化导致的第三晶体管Q3的栅极源极电压差VGSQ3变化，即ΔVGS4(第四晶体管Q4的栅极源极电压差VGSQ4的变化)大于ΔVGSQ3(第三晶体管Q3的栅极源极电压差VGSQ3的变化)。

根据下式(3)和(4)可以知道，当第一电阻R1和第四电阻R4变小时，VREF1会增大，而VGSQ4也会增大，由于ΔVGSQ4抵消了部分ΔVREF1，使得ΔVREF2的变化幅度减小：

VREF2＝VREF1+VGSQ3-VGSQ4            (3)

ΔVREF2＝ΔVREF1+ΔVGSQ3-ΔVGSQ4    (4)

其中ΔVREF2参考信号VREF2的变化，ΔVREF1为第一基准信号VREF1的变化。

根据式(3)和(4)，同样，当第一电阻R1和第四电阻R4变大时，VREF1会减小，而VGSQ4也会减小，由于ΔVGSQ4抵消了部分ΔVREF1，使得ΔVREF2的变化幅度减小。

在其他的实施例中，还可以采用场效应晶体管(JFET)等其他类型晶体管来实现第三晶体管Q3和第四晶体管Q4。

在一些实施例中的电压基准源电路中，第三电阻R3的阻值随工艺的变化特性优于第一电阻R1和/或第二电阻R2，并且第四电阻R4与第一电阻R1和/或第二电阻R2采用相同的工艺制程，避免了电压基准随工艺的漂移。

在一个实施例中，第三电阻R3和第四电阻R4具有相似的典型电阻值。根据上述分析，第三晶体管Q3和第四晶体管Q4是匹配的晶体管，为了使其基极发射极电压差(栅极源极电压差)匹配，应尽可能使其具有相同的发射极(源极电流)，为此第三电阻R3和第四电阻R4具有相似的电阻典型值。典型值是指其理论设计值或者是优化数值或者是统计平均值。由于工艺的影响，典型电阻值和实际电阻值会产生偏差。

一般而言，金属电阻工艺的变化特性中最优，扩散电阻其次，而后是多晶硅电阻。但是在不同的工艺中，其顺序可能完全不同，甚至相反。在一个实施例中，第三电阻R3可以采用P型或者N型扩散电阻(diffusion resistance，例如通过离子注入或者扩散在有源区形成扩散电阻)，而第一电阻R1和/或第二电阻R2和/或第四电阻R4采用多晶硅电阻，例如在通过离子注入或者扩散在本征多晶硅上形成多晶硅电阻。在一个实施例中，第三电阻R3可以采用金属电阻，而第一电阻R1和/或第二电阻R2和/或第四电阻R4采用多晶硅电阻。在另外一个实施例中，第三电阻R3可以采用金属电阻，而第一电阻R1和/或第二电阻R2和/或第四电阻R4采用扩散电阻。在一些实施例中，第三电阻R3还可以包括两种材质的电阻，例如金属电阻和扩散电阻。

图4示出根据本发明一个实施例的基准源400的示意电路图，基准源400的偏置反馈环路401包括第一PNP晶体管QP1、第二PNP晶体管QP2、和第三PNP晶体管QP3。

在图示的实施例中，第一PNP晶体管QP1具有集电极、基极和发射极，其集电极和基极耦接至第一NPN晶体管QN1的集电极。第二PNP晶体管QP2，具有集电极、基极和发射极，其基极耦接至第一PNP晶体管QP1的基极，其集电极耦接至第二NPN晶体管QN2的集电极。第一PNP晶体管QP1的发射极和第二PNP晶体管QP2的发射极可以直接耦接至第二电势V2，也可以通过电阻，电流源、共源共栅结构等耦接至第二电势V2，还可以耦接至其他电势。第三PNP晶体管QP3具有集电极、基极和发射极，其基极耦接至第二PNP晶体管QP2的集电极，其发射极耦接至偏置反馈环路的输出端，其发射极还通过电流源I1或者电阻耦接至第二电势V2。

图5示出根据本发明一个实施例的基准源500的示意电路图，基准源500的偏置反馈环路501包括：第一PMOS晶体管QP1、第二PMOS晶体管QP2和第三PNP晶体管QP3。

在图示的实施例中，第一PMOS晶体管QP1具有漏极、栅极和源极，其漏极和栅极耦接至第一NPN晶体管QN1的集电极。第二PMOS晶体管QP2具有漏极、栅极和源极，其栅极耦接至第一PMOS晶体管QP1的栅极，其漏极极耦接至第二NPN晶体管QN2的集电极。第一PMOS晶体管QP1的发射极和第二PMOS晶体管QP2的发射极可以直接耦接至第二电势V2，也可以通过电阻，电流源、共源共栅结构等耦接至第二电势V2，还可以耦接至其他电势。第三PNP晶体管QP3具有集电极、基极和发射极，其基极耦接至第二NPN晶体管Q2的集电极，其发射极耦接至偏置反馈环路的输出端，其发射极还可以通过电流源I1或者电阻耦接至第二电势V2。在其他实施例中，还可以采用PMOS实现第三PNP晶体管QP3。

尽管本发明已经结合其具体示例性实施方式进行了描述，很显然的是，多种备选、修改和变形对于本领域技术人员是显而易见的。由此，在此阐明的本发明的示例性实施方式是示意性的而并非限制性。可以在不脱离本发明的精神和范围的情况下作出修改。

在本公开内容中所使用的量词“一个”、“一种”等不排除复数。文中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便于区分类似部件。“第一”、“第二”在权利要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。权利要求书中的任何附图标记都不应解释为对范围的限制。

Claims (11)

1.一种电压基准源电路，包括：

第一NPN晶体管，具有集电极、基极和发射极；

第二NPN晶体管，具有集电极、基极和发射极，其基极耦接至所述第一NPN晶体管的基极；

第一电阻，具有第一端和第二端，其第一端耦接至所述第一NPN晶体管的发射极，其第二端耦接至所述第二NPN晶体管的发射极；

第二电阻，具有第一端和第二端，其第一端耦接至所述第二NPN晶体管的发射极，其第二端耦接至第一电势；

偏置反馈环路，耦接至第二电势为所述第一NPN晶体管和所述第二NPN晶体管提供偏置，具有第一端、第二端和输出端，其第一端耦接至所述第一NPN晶体管的集电极，其第二端耦接至所述第二NPN晶体管的集电极，其输出端提供偏置信号；

第三晶体管，具有控制端、第一端和第二端，其第一端耦接至所述第二电势，其控制端耦接至所述偏置信号，其第二端耦接至所述第二NPN晶体管的基极；

第三电阻，具有第一端和第二端，其第一端耦接至所述第三晶体管的第二端，其第二端耦接至所述第一电势，所述第三电阻的阻值随工艺的变化特性优于所述第一电阻和/或所述第二电阻；

第四晶体管，具有控制端、第一端和第二端，其第一端耦接至所述第二电势，其控制端耦接至所述偏置信号，其第二端提供一参考信号；

第四电阻，具有第一端和第二端，其第一端耦接至所述第四晶体管的第二端，其第二端耦接至所述第一电势，所述第四电阻与所述第一电阻和/或所述第二电阻采用相同的工艺制程。

2.根据权利要求1所述的电压基准源电路，其中，所述第一NPN晶体管的发射极面积实质上等于所述第二NPN晶体管的发射极面积，所述第二NPN晶体管的偏置电流大于所述第一NPN晶体管的偏置电流。

3.根据权利要求1所述的电压基准源电路，其中，所述第一NPN晶体管与所述第二NPN晶体管具有实质上相同的偏置电流，所述第一NPN晶体管的发射极面积大于所述第二NPN晶体管的发射极面积。

4.根据权利要求3所述的电压基准源电路，其中，所述第一NPN晶体管和所述第二NPN晶体管由发射极面积实质上相同的晶体管并联组成。

5.根据权利要求1所述的电压基准源电路，其中，所述第三晶体管和所述第四晶体管均为NPN双极性晶体管，具有作为控制端的基极、作为第一端的集电极和作为第二端的发射极。

6.根据权利要求1所述的电压基准源电路，其中，所述第三晶体管和所述第四晶体管均为N沟道MOS晶体管，具有作为控制端的栅极、作为第一端的漏极和作为第二端的源极。

7.根据权利要求1所述的电压基准源电路，其中，所述第三电阻和第四电阻具有相似的典型电阻值。

8.根据权利要求1所述的电压基准源电路，其中，所述第三电阻包括P型或者N型扩散电阻，所述第一电阻和/或所述第二电阻和/或所述第四电阻包括多晶硅电阻。

9.根据权利要求1所述的电压基准源电路，其中，所述第三电阻包括金属电阻，所述第一电阻和/或所述第二电阻和/或所述第四电阻包括多晶硅电阻。

10.根据权利要求1所述的电压基准源电路，其中，所述偏置反馈环路包括：

第一PNP晶体管，具有集电极、基极和发射极，其集电极和基极耦接至所述第一NPN晶体管的集电极，其发射极耦接至所述第二电势；

第二PNP晶体管，具有集电极、基极和发射极，其基极耦接至所述第一PNP晶体管的基极，其集电极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述第二电势；

第三PNP晶体管，具有集电极、基极和发射极，其集电极耦接至所述第一电势，其基极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述偏置反馈环路的输出端。

11.根据权利要求1所述的电压基准源电路，其中，所述偏置反馈环路包括：

第一PMOS晶体管，具有漏极、栅极和源极，其漏极和栅极耦接至所述第一NPN晶体管的集电极，其源极耦接至所述第二电势；

第二PMOS晶体管，具有漏极、栅极和源极，其栅极耦接至所述第一PMOS晶体管的栅极，其漏极耦接至所述第二NPN晶体管的集电极，其源极耦接至所述第二电势；

第三PNP晶体管，具有集电极、基极和发射极，其集电极耦接至所述第一电势，其基极耦接至所述第二NPN晶体管的集电极，其发射极耦接至所述偏置反馈环路的输出端。

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