CN103019994A - 基于fpga的可变波特率串行通讯接口电路 - Google Patents

Abstract

基于FPGA的可变波特率串行通讯接口电路，涉及通讯接口电路。它为解决现有的弹地通讯方式中的串行通讯接口电路不能满足模拟器弹地通讯波特率可变的要求。通讯接口电路组件的PCI总线数据输出输入端与嵌入式计算机的PCI总线数据输出输入端相连；通讯接口电路组件的RS-422数据信号输入输出端连接信号转接底板的RS-422数据信号输入输出端；通讯接口电路组件的LVDS数据信号输入输出端连接信号转接底板的LVDS数据信号输入输出端；通讯接口电路组件采用RS-422电压平衡数字接口电路组件；它能够满足模拟器弹地通讯波特率可变的串行通讯。

Description

基于FPGA的可变波特率串行通讯接口电路

技术领域

本发明涉及一种通讯接口电路，涉及到通讯技术领域。

背景技术

导弹模拟器是导弹综合测试系统实现自检的被测对象，主要用于模拟导弹的功能，完成中和测试系统自检的功能，以此验证测试系统的可靠性及工作正常性。

目前我国的导弹模拟器中的弹地通讯，主要是包括三类：一类是通过RS-422接口进行主从应答式的同步通讯检查，导弹模拟器内接口电路应与弹上计算机的电路设计相同，来完成导弹模拟器内的计算机与测试系统的主控计算机进行通讯；一类是通过RS-422接口进行主从应答式的异步通讯检查，导弹模拟器内接口电路应与弹上计算机的电路设计相同，来完成导弹模拟器内的计算机与测试系统的主控计算机进行通讯；一类是PCI、VXI接口来完成模块之间的通讯。前两类通讯速率单一，不能实现波特率可变的能力，而PCI、VXI接口实现的通讯模块，只能通过更改驱动来实现波特率的改变，不能快速的完成波特率的变化。

就目前存在的弹地通讯方式进行归纳和总结，现有的弹地通讯都存在一定的问题，即不具备可靠性、通用性、自适应性，不能满足导弹模拟器弹地通讯的快速更改通讯波特率的要求。

发明内容

本发明为了解决现有的弹地通讯方式中的串行通讯接口电路不能满足模拟器弹地通讯波特率可变的要求，而提出的基于FPGA的可变波特率串行通讯接口电路。

基于FPGA的可变波特率串行通讯接口电路，它包括通讯接口电路组件和嵌入式计算机；所述通讯接口电路组件的PCI总线数据输出输入端与嵌入式计算机的PCI总线数据输出输入端相连；所述通讯接口电路组件的RS-422数据信号输入输出端连接信号转接底板的RS-422数据信号输入输出端；所述通讯接口电路组件的LVDS数据信号输入输出端连接信号转接底板的LVDS数据信号输入输出端；所述通讯接口电路组件采用RS-422电压平衡数字接口电路组件；所述通讯接口电路组件包括RS-422通讯接口部件、可编程逻辑器FPGA、驱动器、LED指示灯和LVDS驱动装置；所述RS-422通讯接口部件包括电平转换驱动芯片、光电耦合器和DC-DC隔离电源；所述电平转换驱动芯片的第一RS-422数据信号输入输出端即为通讯接口电路组件的RS-422数据信号输入输出端；所述电平转换驱动芯片的第一RS-422数据信号输入输出端与光电耦合器的第一RS-422数据信号输入输出端相连，所述光电耦合器的第二RS-422数据信号输入输出端与可编程逻辑器FPGA的RS-422数据信号输入输出端相连；所述DC-DC隔离电源的两个供电端分别与电平转换驱动芯片的受电端和光电耦合器的受电端相连；所述可编程逻辑器FPGA的驱动控制信号输出端与驱动器的驱动控制信号输入端相连，所述驱动器的驱动信号输出端与LED指示灯的驱动信号输入端相连；所述可编程逻辑器FPGA的LVDS驱动信号输出输入端与LVDS驱动装置的第一LVDS驱动信号输出输入端相连；所述LVDS驱动装置的第二LVDS驱动信号输入输出端即为所述通讯接口电路组件的LVDS数据信号输入输出端；所述可编程逻辑器FPGA的PCI总线数据输出输入端即为通讯接口电路组件的PCI总线数据输出输入端；所述电平转换驱动芯片采用型号为MAX490的电平转换驱动芯片；所述光电耦合器采用型号为HCPL2631的光电耦合器；所述嵌入式计算机采用PC104模块。

本发明所述的通讯电路能够满足模拟器弹地通讯波特率可变的串行通讯。能够适应导弹模拟器模拟导弹上的各个通讯速率的要求，当通讯模块接收到RS-422发送的命令后，导弹模拟器中的通讯模块根据接收的命令，来更改模拟器的通讯速率，实现通讯波特率的变化，从而完成弹地通讯。

附图说明

图1是本发明所述的通讯接口电路的原理图；

图2是现有RS-422通讯电路的原理框图；

图3是可变波特率的串行通讯流程图；

图4是本发明所述的可编程逻辑器FPGA1-2的原理框图；

图5是本发明所述的通讯接口电路在接收数据时的内部结构图；

图6是本发明所述的通讯接口电路在发送数据时的内部结构图；

图7是本发明所述的通讯接口电路在实现变波特率串行通讯流程示意图。

具体实施方式

具体实施方式一：结合图1说明本实施方式，本实施方式所述基于FPGA的可变波特率串行通讯接口电路，它包括通讯接口电路组件1和嵌入式计算机2；所述通讯接口电路组件1的PCI总线数据输出输入端与嵌入式计算机2的PCI总线数据输出输入端相连；所述通讯接口电路组件1的RS-422数据信号输入输出端连接信号转接底板的RS-422数据信号输入输出端；所述通讯接口电路组件1的LVDS数据信号输入输出端连接信号转接底板的LVDS数据信号输入输出端；所述通讯接口电路组件1采用RS-422电压平衡数字接口电路组件；所述通讯接口电路组件1包括RS-422通讯接口部件1-1、可编程逻辑器FPGA1-2、驱动器1-3、LED指示灯1-4和LVDS驱动装置1-5；所述RS-422通讯接口部件1-1包括电平转换驱动芯片1-1-1、光电耦合器1-1-2和DC-DC隔离电源1-1-3；所述电平转换驱动芯片1-1-1的第一RS-422数据信号输入输出端即为通讯接口电路组件1的RS-422数据信号输入输出端；所述电平转换驱动芯片1-1-1的第一RS-422数据信号输入输出端与光电耦合器1-1-2的第一RS-422数据信号输入输出端相连，所述光电耦合器1-1-2的第二RS-422数据信号输入输出端与可编程逻辑器FPGA1-2的RS-422数据信号输入输出端相连；所述DC-DC隔离电源1-1-3的两个供电端分别与电平转换驱动芯片1-1-1的受电端和光电耦合器1-1-2的受电端相连；所述可编程逻辑器FPGA1-2的驱动控制信号输出端与驱动器1-3的驱动控制信号输入端相连，所述驱动器1-3的驱动信号输出端与LED指示灯1-4的驱动信号输入端相连；所述可编程逻辑器FPGA1-2的LVDS驱动信号输出输入端与LVDS驱动装置1-5的第一LVDS驱动信号输出输入端相连；所述LVDS驱动装置1-5的第二LVDS驱动信号输入输出端即为所述通讯接口电路组件1的LVDS数据信号输入输出端；所述可编程逻辑器FPGA1-2的PCI总线数据输出输入端即为通讯接口电路组件1的PCI总线数据输出输入端；所述电平转换驱动芯片1-1-1采用型号为MAX490的电平转换驱动芯片；所述光电耦合器1-1-2采用型号为HCPL2631的光电耦合器；所述嵌入式计算机2采用盛博科技嵌入式计算机有限公司的SysCentreModule/SuperDXps控制增强版PC104模块。

具体实施方式二：结合图1说明本实施方式，本实施方式与具体实施方式一不同点在于它还增加了显示器3；所述显示器3的显示信号输入端与嵌入式计算机2的显示信号输出端相连。其它组成和连接方式与具体实施方式一相同。

具体实施方式三：结合图1说明本实施方式，本实施方式与具体实施方式一或二不同点在于它还增加了USB接口模块4；所述USB接口模块4的USB数据输出输入端与嵌入式计算机2的USB数据输出输入端相连。其它组成和连接方式与具体实施方式一或二相同。

具体实施方式四：结合图1说明本实施方式，本实施方式与具体实施方式三不同点在于它还增加了以太网通讯接口5；所述以太网通讯接口5的以太网通讯数据输出输入端与嵌入式计算机2的以太网通讯数据输出输入端相连。其它组成和连接方式与具体实施方式三相同。

具体实施方式五：结合图1说明本实施方式，本实施方式与具体实施方式四不同点在于它还增加了键盘6；所述键盘6的键盘信号输出端与嵌入式计算机2的键盘信号输入端相连。其它组成和连接方式与具体实施方式四相同。

具体实施方式六：结合图1说明本实施方式，本实施方式与具体实施方式五不同点在于它还增加了鼠标7；所述鼠标7的鼠标信号输出端与嵌入式计算机2的鼠标信号输入端相连。其它组成和连接方式与具体实施方式五相同。

具体实施方式七：结合图4说明本实施方式，本实施方式与具体实施方式六不同点在于所述可编程逻辑器FPGA1-2包括RS-422收发模块1-2-1、数字滤波1-2-2、FIFO存储器1-2-3、WD5写寄存器1-2-4、RD5读寄存器1-2-5、RD6读寄存器1-2-6和WD6写寄存器1-2-7；所述RS-422收发模块1-2-1的滤波数据输入端与数字滤波1-2-2的滤波数据输出端相连；所述RS-422收发模块1-2-1的FIFO存储数据输出输入端与FIFO存储器1-2-3的FIFO存储数据输出输入端相连；所述RS-422收发模块1-2-1的WD5数据输入端与WD5写寄存器1-2-4的WD5数据输出端相连；所述RS-422收发模块1-2-1的RD5数据输入端与RD5读寄存器1-2-5的RD5数据输出端相连；所述RS-422收发模块1-2-1的RD6数据输入端与RD6读寄存器1-2-6的RD6数据输出端相连；所述RS-422收发模块1-2-1的WD6数据输入端与WD6写寄存器1-2-7的WD6数据输出端相连。其它组成和连接方式与具体实施方式六相同。

本发明的工作过程；

本申请所述嵌入式计算机2采用DOS操作系统，现有RS-422接口电路原理图与本申请可变波特率串行通讯流程图分别为图2、图3所示。

当测试系统发送数据时，RS-422通讯接口部件1-1经过电平转换、光耦隔离，将数据送到可编程逻辑器FPGA1-2中，可编程逻辑器FPGA1-2首先要对数据进行数字滤波，同时读写寄存器中的RD5读寄存器“RD5”有效，经过滤波后的数据，在相应的时钟与读信号的作用下，读取数据，并将数据存储到FIFO存储器1-2-3中。当嵌入式计算机2启动接收数据时，通过PCI总线从可编程逻辑器FPGA1-2中的FIFO存储器1-2-3中读取数据，并判断读取数据的结果，当读取的数据位更改波特率命令时，嵌入式计算机2修改RD6读寄存器“RD6”数据，嵌入式计算机2通过修改寄存器，来改变可编程逻辑器FPGA1-2中TBPR数据，TBPR数据用来改变分频倍数，通过改变接收数据时钟频率，来更改通讯的波特率，如图5所示。

当嵌入式计算机发送数据时，嵌入式计算机2通过PCI总线将数据发送到可编程逻辑器FPGA1-2中，同时WD6写寄存器“WD6”有效，WD6写寄存器数据由接收数据时，嵌入式计算机2根据判断数据命令后，更改的寄存器数据所决定。当可编程逻辑器FPGA1-2中“WD5”写寄存器有效后，可编程逻辑器FPGA1-2发送数据，发送数据时钟由嵌入式计算机2控制的“WD6”寄存器决定，可编程逻辑器FPGA1-2发送的数据通过RS-422通讯接口电路，将数据输出。测试系统进行数据接收，并判断数据是否正确，从而完成一次可变波特率串口通讯的接受与发送的测试，如图6所示。

基于FPGA可变波特率串行通讯测试工作过程如下：

1、系统上电，软硬件初始化，嵌入式计算机重新启动进入初始化状态；

2、测试系统发送命令帧：在默认状态下，测试系统发送命令，通知模块进行波特率的选择；

3、嵌入式计算机进行判断：嵌入式计算机进行数据的判断，根据不同的命令，嵌入式计算机控制相应的寄存器输出不同的数值；

4、FPGA输出：通过嵌入式计算机更改后的寄存器的数据，更改接收、发送数据的时钟，即波特率；

5、RS-422发送数据：RS-442根据更改后的波特率发送数据，用来验证波特率的可靠性；

6、测试系统接收数据：测试系统接收到数据，并判断数据的是否正确；

7、弹地通讯：根据变化后波特率的弹地通讯。

基于FPGA可变波特率串行通讯测试流程如图7所示：

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。

Claims (7)

1.基于FPGA的可变波特率串行通讯接口电路，其特征在于它包括通讯接口电路组件(1)和嵌入式计算机(2)；所述通讯接口电路组件(1)的PCI总线数据输出输入端与嵌入式计算机(2)的PCI总线数据输出输入端相连；所述通讯接口电路组件(1)的RS-422数据信号输入输出端连接信号转接底板的RS-422数据信号输入输出端；所述通讯接口电路组件(1)的LVDS数据信号输入输出端连接信号转接底板的LVDS数据信号输入输出端；所述通讯接口电路组件(1)采用RS-422电压平衡数字接口电路组件；所述通讯接口电路组件(1)包括RS-422通讯接口部件(1-1)、可编程逻辑器FPGA(1-2)、驱动器(1-3)、LED指示灯(1-4)和LVDS驱动装置(1-5)；所述RS-422通讯接口部件(1-1)包括电平转换驱动芯片(1-1-1)、光电耦合器(1-1-2)和DC-DC隔离电源(1-1-3)；所述电平转换驱动芯片(1-1-1)的第一RS-422数据信号输入输出端即为通讯接口电路组件(1)的RS-422数据信号输入输出端；所述电平转换驱动芯片(1-1-1)的第一RS-422数据信号输入输出端与光电耦合器(1-1-2)的第一RS-422数据信号输入输出端相连，所述光电耦合器(1-1-2)的第二RS-422数据信号输入输出端与可编程逻辑器FPGA(1-2)的RS-422数据信号输入输出端相连；所述DC-DC隔离电源(1-1-3)的两个供电端分别与电平转换驱动芯片(1-1-1)的受电端和光电耦合器(1-1-2)的受电端相连；所述可编程逻辑器FPGA(1-2)的驱动控制信号输出端与驱动器(1-3)的驱动控制信号输入端相连，所述驱动器(1-3)的驱动信号输出端与LED指示灯(1-4)的驱动信号输入端相连；所述可编程逻辑器FPGA(1-2)的LVDS驱动信号输出输入端与LVDS驱动装置(1-5)的第一LVDS驱动信号输出输入端相连；所述LVDS驱动装置(1-5)的第二LVDS驱动信号输入输出端即为所述通讯接口电路组件(1)的LVDS数据信号输入输出端；所述可编程逻辑器FPGA(1-2)的PCI总线数据输出输入端即为通讯接口电路组件(1)的PCI总线数据输出输入端；所述电平转换驱动芯片(1-1-1)采用型号为MAX490的电平转换驱动芯片；所述光电耦合器(1-1-2)采用型号为HCPL2631的光电耦合器；所述嵌入式计算机(2)采用PC104模块。

2.根据权利要求1所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于它还包括显示器(3)；所述显示器(3)的显示信号输入端与嵌入式计算机(2)的显示信号输出端相连。

3.根据权利要求1或2所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于它还包括USB接口模块(4)；所述USB接口模块(4)的USB数据输出输入端与嵌入式计算机(2)的USB数据输出输入端相连。

4.根据权利要求3所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于它还包括以太网通讯接口(5)；所述以太网通讯接口(5)的以太网通讯数据输出输入端与嵌入式计算机(2)的以太网通讯数据输出输入端相连。

5.根据权利要求4所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于它还包括键盘(6)；所述键盘(6)的键盘信号输出端与嵌入式计算机(2)的键盘信号输入端相连。

6.根据权利要求5所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于它还包括鼠标(7)；所述鼠标(7)的鼠标信号输出端与嵌入式计算机(2)的鼠标信号输入端相连。

7.根据权利要求6所述的基于FPGA的可变波特率串行通讯接口电路，其特征在于所述可编程逻辑器FPGA(1-2)包括RS-422收发模块(1-2-1)、数字滤波(1-2-2)、FIFO存储器(1-2-3)、WD5写寄存器(1-2-4)、RD5读寄存器(1-2-5)、RD6读寄存器(1-2-6)和WD6写寄存器(1-2-7)；所述RS-422收发模块(1-2-1)的滤波数据输入端与数字滤波(1-2-2)的滤波数据输出端相连；所述RS-422收发模块(1-2-1)的FIFO存储数据输出输入端与FIFO存储器(1-2-3)的FIFO存储数据输出输入端相连；所述RS-422收发模块(1-2-1)的WD5数据输入端与WD5写寄存器(1-2-4)的WD5数据输出端相连；所述RS-422收发模块(1-2-1)的RD5数据输入端与RD5读寄存器(1-2-5)的RD5数据输出端相连；所述RS-422收发模块(1-2-1)的RD6数据输入端与RD6读寄存器(1-2-6)的RD6数据输出端相连；所述RS-422收发模块(1-2-1)的WD6数据输入端与WD6写寄存器(1-2-7)的WD6数据输出端相连。

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