CN103003772B - 电子电路、安全关键系统以及用于提供重置信号的方法 - Google Patents

Abstract

一种电子电路（10）包括用于接收输入重置信号的重置输入（12）、用于接收时钟信号的时钟输入（14）、以及用于接收输出重置信号的重置输出（16）。并且其包括：同步重置信号路径（18、20、22、24、26），包括同步单元（20、24），被安排接收输入重置信号并且当时钟信号可用时提供与时钟信号同步的输入重置信号给重置输出；以及异步重置信号路径（28、30、32），当在时钟监控信号（34）中的当前时钟可用性信息表示时钟信号不可用时，被安排提供输入重置信号给重置输出。

Description

电子电路、安全关键系统以及用于提供重置信号的方法

技术领域

本发明涉及电子电路、安全关键系统以及用于提供重置信号的方法。

背景技术

电子器件用于重置本身的能力，如果发生误差或异常功率损耗，可以例如用电子设备例如电视或音频设备或汽车或其它车辆的电子设备来观测到，被设计以在突然失去电力之后再次起到预期的功能。器件的突然和奇怪的误差有时可通过移除或恢复电力从而重置器件而被修复。

如果例如内部状态机发生问题，处理器件例如微控制器单元（MCU）使用重置以适当地启动或返回已知状态。这可例如与安全关键系统相关，所述安全关键系统可能需要即使当系统时钟不运行时，也可以启动重置。

信号可以是携带信息的任何物理量，例如随时间改变的电压，其中例如一个或多个电压水平可与特定的意义相关联。例如，重置信号可能包括至少两个不同信号水平，其中一个水平或水平改变与引起器件接收重置信号以执行重置的信息相关联。明确肯定（assert）重置可能指改变所述重置信号的水平以引起所述接收器件执行所述重置。非明确肯定（de-assert）重置可能指改变所述重置信号水平（返回）到与重置指令不相关联的水平。

电子系统的重置信号可异步或同步地发出第二信号，例如系统时钟信号。在电子设备以及特别是同步数字电路中，时钟信号是特殊类型的信号，例如在高和低状态之间振荡并且像节拍器被利用以调整电路行为且同步信号到同步或钟控电路的施加，例如触发器电路，例如在处理器件，或钟控存储器器件中，例如随机存取存储器（RAM）器件中。

即使当系统时钟不运行，启动重置可通过独立于系统时钟当前状态的异步重置信号来处理，所述系统时钟被路由到，例如，全部触发器电路，所述触发器电路可能包括异步重置输入，例如用于触发器的上电启动。其它钟控器件，例如RAM器件，可能不包括异步重置输入并且例如可通过触发器输出被驱动。

在US6,237,090中，同步或异步重置电路被显示，其中如果时钟信号在输入重置信号明确肯定之后在固定的时间窗口中被检测，重置明确肯定与所述时钟信号被同步地施加，否则所述重置被异步地明确肯定，即不管时钟的情况，在特定的延迟之后所述异步重置路径被激活。

在US7,449,926中，用于异步地重置同步电路的电路被显示，其中用于异步和同步重置的分别的信号被生成，分别通过使用穿过不同接线的不同路由，所述接线用于施加第一和第二重置信号到接收器件。

在US7,626,420中，用于同步地重置逻辑电路的系统被显示，其中重置非明确肯定与时钟信号同步。

发明内容

本发明提供了正如所附权利要求中所描述的电子电路、安全关键系统和用于提供重置信号的方法。

本发明的具体实施例在从属权利要求中被陈述。

根据下文中描述的实施例，本发明的这些或其它方面将会很明显并且被阐述。

附图说明

根据附图，仅仅通过举例的方式，本发明的进一步细节、方面和实施例将被描述。在附图中，类似的符号被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的元素不一定按比例绘制。

图1示意性地显示了电子电路的第一实施例的例子。

图2根据电子电路的第一实施例，示意性地显示了用于同步重置的时间图的例子。

图3根据电子电路的第一实施例，示意性地显示了用于异步重置的时间图的第一例子。

图4根据电子电路的第一实施例，示意性地显示了用于同步重置的时间图的第二例子。

图5示意性地显示了电子电路的第二实施例的例子。

图6示意性地显示了电子电路的第三实施例的例子。

图7示意性地显示了安全关键系统的实施例的例子。

图8示意性地显示了一种用于提供重置信号的方法的实施例的例子的图。

具体实施方式

由于本发明说明的实施例大部分可通过使用电子元件以及本领域所属技术人员所熟知的电路而执行，细节不会在比所说明的认为有必要的程度大的任何程度上进行解释，对本发明基本概念的理解以及认识是为了不混淆或偏离本发明所教之内容。

参照图1，电子电路的第一实施例的例子被显示。电子电路可能例如包括触发器电路、锁存器、逻辑电路或其它电路并且可例如由单独的电子元件组成，例如晶体管、二极管、电阻器、电容器或电感器，所述元件通过电流可以流过的导电线或迹线被连接。它可例如是通过使用一个或多个集成电路，即在半导体材料的衬底的表面上制造的主要由半导体器件和无源元件组成的小型化电子电路上完全地或部分地被实现。

所显示的电子电路10包括用于接收输入重置信号的重置输入12、用于接收时钟信号的时钟输入14、以及用于提供输出重置信号的重置输出16。所述电子电路10包括：同步重置信号路径18、20、22、24、26，包括同步单元20、24，所述同步重置信号路径18、20、22、24、26被安排接收所述输入重置信号并且当时钟信号可用时给重置输出16提供与所述时钟信号同步的输入重置信号，即，作为所述重置输出信号；以及异步重置信号路径28、30、32，当在时钟监控信号34中的当前时钟可用性信息表示时钟信号不可用时，被安排给重置输出16提供输入重置信号。

所述输入重置信号可以是任何重置信号，例如明确肯定与时钟信号水平改变同步的重置，或者是异步并且独立于时钟信号状态。

重置信号路径可以例如是用于将重置信号从重置输入12传输到重置输出16的连接线。正如所显示的，重置信号路径可能包括用于传输重置信号的附加器件，从而潜在地改变或处理所述输入重置信号以生成所述输出重置信号。重置信号可以被明确肯定以便引发接收始于所述重置输出16的重置信号的器件的重置，或者重置信号也可被非明确肯定。

异步重置信号路径28、30、32可能不包括需要用于传输或处理输入重置信号以提供输出重置信号的时钟信号的任何同步器件。它可能例如包括其它电路，例如所显示的逻辑或电路30，如果所述时钟监控信号34表示时钟信号输入14处的时钟信号的不可用性，所述电路被连接以将在异步重置信号路径28、30、32的第一部分28中接收到的异步重置信号提供给所述异步重置信号路径的第二部分32。在显示的示例布局中，逻辑信号概念可以基于明确肯定/有效低、非明确肯定/非有效高重置信号水平，而可用的时钟信号可能导致高有效时钟监控信号34水平。

同步重置信号路径18、20、22、24、26可能包括至少一个同步钟控器件，如果通过钟控器件接收，例如所显示的用于提供与所述时钟信号同步的输出重置信号的同步单元20、24。

当接收到有定期地引发钟控器件的信号属性能力时，时钟信号可以是可用的。可用时钟信号可能例如在高和低信号水平或状态之间振荡。时钟信号可以被认为非不可用，例如当信号不振荡，但是保持高或低状态或其它状态的时候，例如0水平，或当异常信号改变引起定时器件的任何故障的时候。

时钟监控信号可以始于监控时钟信号的质量和可用性时被生成，并且可能至少包括当前时钟可用性信息。例如，两级二进制时钟监控信号可能有与信息“时钟信号可用”相关联的第一水平和与信息“时钟信号不可用”相关联的第二水平。在其它实施例中，时钟信号的更加详细的状态信息可以与时钟监控信号一起发送。

所显示的电路可能包括被连接到所述同步单元20、24的重置输入的上电重置输入36，这就允许启动同步单元20、24到已知的状态，例如在上电期间，即在给电路初始施加电力期间。

并且所述电子电路10可能包括被连接到所述时钟信号输入14的时钟信号输出38，所述时钟信号输入14用于将时钟信号传输到其它电路，例如处理器件，其例如可连接以接收在重置输出16处提供的输出重置信号。

所述时钟监控信号34可以不被生成，例如按需，例如当虽然输入重置信号已经被发出并且提供给电子电路但没有输出重置信号被生成的时候，或当连接到输出重置的其它器件由于未接收发出的重置信号不能返回到定义的状态的时候。所述时钟监控信号34可能连续地提供当前时钟可用性信息。为此，所述时钟信号输入14可以连续地被监控。这例如可能允许连续地监控并且即刻地而不是以较长的延迟时间来检测时钟信号的不可用性，直到时钟故障可能可靠地被检测。这可能允许时钟信号情况的连续覆盖和快速的响应以及指挥引入的重置信号到异步重置路径20、30、32，并且毫不延迟地异步地给所述重置信号输出16提供输入重置信号。如果时钟出现，所述电子电路10可能提供异步重置信号的时钟同步明确肯定，或者如果时钟停滞，提供完全异步的重置。

所述电子电路10可能包括被连接到所述时钟输入14并且被安排提供所述时钟监控信号34的时钟监控单元40。时钟监控单元（CMU）可以是用于检测时钟的存在的器件。它可能已经作为例如微控制器单元的许多器件的一部分而可获得。当在集成电路中实现所述CMU的时候，这可能减少额外需要的接线和芯片区。所述CMU40可能连续地提供所述时钟监控信号34并且可能允许非常早地检测系统中的时钟缺失的情况。

在另一实施例中，所述电子电路可能不包括CMU本身但是可能包括用于接收所述时钟监控信号34的时钟监控输入，即例如位于不同的器件的外部CMU，可以被安排监控时钟信号并且可以被连接以给所述时钟监控输入提供时钟监控信号。时钟信号可以例如是被分发到各种不同电路的系统时钟信号，并且到可用CMU的连接可以例如是具有区域效率或具有功率效率。

正如图1中所显示的，如果所述电子电路包括用于提供所述时钟监控信号34的CMU40，或如果所述时钟监控信号通过时钟监控输入被接收，所述时钟监控信号可以被安排当检测到所述时钟信号的不可用性的时候不即刻地改变所述当前时钟可用性信息。所述当前时钟可用性信息改变可能被延迟到在所述时钟信号停止之后的延迟时间。所述延迟例如基于内部时钟或CMU的延迟电路可以被生成。如果所述输出重置信号是异步并且例如被提供给同步器件例如RAM器件，触发器输出可以在任何时间改变，导致在RAM输入处的建立或保持时间问题。这可能导致RAM的内容变得未知并且可能无法使用。所描述的方法可能允许强健异步重置，所述异步重置在安全架构中是强制的，涵盖电路或整个芯片，同时在重置退出之后提供有保证的RAM内容以及在重置之后避免RAM重新初始化。如果在时钟停止操作之后时钟监控器没有即刻地非明确肯定时钟监控信号34并且在CMU40非明确肯定时钟监控信号34之前输出重置信号没有被明确肯定，系统本身可以是强健的。所显示的电路可能例如允许在没有危害非重置同步块例如通过异步可重置触发器电路被驱动的RAM器件的建立和保持时间的情况下使用用于触发器电路的异步重置信号。

现在还参照图2，示意性地显示根据电子电路的第一实施例的同步重置的时间图的例子，其中信号状态（纵轴），例如电压水平，随时间（横轴）示意性地被说明，其中逻辑信号概念基于明确肯定/有效低、非明确肯定/非有效高重置信号水平，而可用的时钟信号可以表示为高有效时钟监控信号34水平。

正如所显示的，时钟信号44可以是可用的，引起时钟监控信号46保持高有效状态。输入重置信号48被异步地明确肯定，即不与时钟信号44的新时钟周期的起点对齐。输出重置信号50与时钟周期的起点被同步明确肯定并且被延迟多于一个时钟周期。图1中所显示的所述电子电路10可能有同步单元20、24。所述同步单元20、24被安排提供延迟了至少所述时钟信号44的周期的持续时间的输出重置信号50。这可能有助于避免未定义的情况：虽然显示为信号水平的即刻变化，每个电路需要特定的时间以用于执行对信号水平变化的适应。因此，在这个短时期内，即刻重置明确肯定可能使电路处于未定义的状态。例如如果所述时钟信号是用于同步地将数据写到存储器中例如RAM器件中的系统信号，在此期间的重置明确肯定可能导致未定义情况，不论写尝试成功与否，会将不确定引入到RAM内容中。延迟重置信号的明确肯定可能避免重置和状态变化期的重叠。

现在还参照图3和图4，示意性地说明根据电子电路的第一实施例的异步重置的时间图的第一和第二例子。如果没有时钟，所显示的异步明确肯定可能包括当前时钟可用性信息改变可能延迟到在时钟信号54、64停止之后的延迟时间，即与最后被检测的时钟周期（虚线）的终点相比，时钟检测信号56、66的状态改变被延迟。正如在图3中所显示的，所述时钟信号54停止了，但是在所述时钟检测信号56表示时钟信号的不可用性之前，异步输入重置信号被接收。输出重置信号60的明确肯定因此被延迟了延迟时间，直到所述时钟监控信号56被设置为低水平。由于在这个最后的时钟周期期间，例如到存储器器件的写访问可以被执行，所述延迟时间可以至少和所述时钟信号的一个周期的持续时间一样长。所述延迟可以例如通过使用监控时钟信号54的CMU的内部时钟被生成，所述时钟信号54可以是系统时钟信号。正如在图4中所显示的，在所述时钟监控信号66被设置为低，表示时钟信号64的不可用性之后，异步输入重置信号68可以被明确肯定。如果时钟是不可用的，当前没有更多的写操作可以被实施，并且所述输出重置信号的明确肯定可以不被延迟。

再次参照图1，所述同步单元20、24可能包括接收所述输入重置信号和时钟信号的至少两个触发器电路，被串联连接以用于生成与下一个时钟周期同步并且被延迟又多一个时钟周期的输出重置信号。可以不需要例如通过RC电路生成的延迟。所显示的两个触发器同步单元20、24可能同步原始异步输入重置信号的明确肯定和非明确肯定到所述接收的时钟信号。如果没有时钟信号，由于触发器电路20、24不接收或不再接收作为用于状态转换触发的时钟信号，所述同步重置信号路径18、20、22、24、26可能被阻塞。

正如在图1中所显示的，当所述当前时钟可用性信息表示时钟信号可用时，所述异步重置信号路径28、30、32可以被安排不提供输出重置信号。只要时钟监控信号34没有被设置为低，逻辑或电路30可能不给异步重置信号路径的第二部分32提供明确肯定的，即在所显示的实施例中的是低的重置信号。如果所述时钟信号是可用的，所述异步重置路径可能完全地被阻塞。

所述异步重置信号路径28、30、32和所述同步重置信号路径18、20、22、24、26可以通过选择电路42被连接到重置输入16。所述选择电路42被安排将异步28、30、32或同步重置信号路径18、20、22、24、26连接到重置输出16。在图1中所显示的电子电路10的实施例中，所述选择电路42可以是逻辑与门。被提供给重置信号输出16的生成的重置信号可以是同步的输入重置信号、原始异步输入重置信号、以及时钟监控单元40的输出的逻辑组合，以便当时钟信号存在时，生成的输出重置信号通过由同步重置信号路径18、20、22、24、26提供的同步重置被明确肯定，当时钟不存在时，所述输出重置信号通过由异步重置信号路径28、30、32提供的异步重置被明确肯定。由于选择可以基于独立于决定时钟质量的时间和重置输入明确肯定的时间的时钟情况而被执行，所述异步或同步重置信号路径可以在一给定的时间时是有效的。只要各自的系统时钟工作，所显示的系统可能允许有同步重置，否则允许有异步重置，使用单一的输出重置信号。或者所述异步重置信号路径可以是有效的，而所述同步重置信号路径可以也是有效的，其中时间可以通过异步重置信号路径被决定。

只有一个输出重置信号被提供给同步和异步重置，所述重置可能允许再次使用现有的重置接线并且有助于避免用于提供不同重置信号的附加重置接线开销，并且消除由于在分别的同步和异步重置信号路径上的不平等的延迟而产生的竞态条件。

实现所显示的电子电路可能不导致附加约束，例如在芯片的RTL（寄存器传输水平）代码、合成物、地点和路由、时间分析或优化上，并且可以例如在不引入附加全局信号的情况下被实施。由于在例如MCU的现代设计中，所述重置信号可以像芯片中的时钟树一样被平衡以确保其同步非明确肯定的时间。添加明确肯定沿到这个约束可能不需要任何变化。对于芯片的其余部分，可以不需要附加接线。

现在还参照图5，电子电路的第二实施例的例子示意性地被显示。只有不同于图1中所显示元素的元素将会更加详细地被描述。类似的符号被用于表示相同的或功能相似的元素。在电子电路72所显示的示例布局中，逻辑信号概念可以基于明确肯定/有效高、非明确肯定/非有效低重置信号水平，而可用时钟信号可能导致低有效时钟监控信号34水平。在此，同步单元74、76可以类似于图1中所显示的同步单元被安排。触发器电路可能有用于接收上电初始重置的非反相输入。然而，取决于所选择的初始重置信号，例如在图1中所显示的触发器电路可以被使用。所显示的异步重置信号路径28、80、32可能包括用于仅当所述时钟监控信号34表示时钟信号输入14处时钟信号的不可用性的时候给所述异步重置信号路径的第二部分32提供异步重置信号的逻辑与门80。对于图5中所显示的电子电路72的例子，当发出时钟信号是不可用的信号的时候，所述时钟监控信号34可以是高。选择电路82可以例如是用于连接所述异步28、80、32或所述同步17、74、22、76、26重置信号路径到重置信号输出16的逻辑或门。

现在还参照图6，电子电路84的第三实施例的例子示意性地被显示。只有不同于图5中所显示元素的元素将会更加详细地被描述。类似的符号被用于表示相同的或功能相似的元素。在所显示的实施例中，取代使用与门和或门的逻辑组合，选择单元86可以是复用器单元86或其它开关器件。这可能允许简化所述重置信号输入12和复用器单元86之间异步重置信号路径88为单一连接线，而所述时钟监控信号34可能控制是否连接异步还是同步重置信号路径到所述重置信号输出16。所述时钟监控信号34可以是高有效或低有效以表示时钟信号是可用的并且所述复用器单元86可能因此选择异步88或同步18、74、22、76、26重置信号路径。在另一个实施例中，所述复用器单元86可能从电子电路84的外部接收或附加地接收控制或选择信号，例如在特别的模式中，以用于独立于时钟监控信号34而选择重置信号路径之一。

电子电路10、72、84可以通过使用例如一个或多个集成电路部分地或完全地被提供。在一个实施例中，所述电子电路10、72、84可以作为单一的集成电路被提供，例如在微处理器单元或其它可能允许有效生产和再次使用现有的接线的处理器件的电路芯片中被集成。

现在还参照图7，安全关键系统90的实施例的例子被说明了。正如上面所描述的，安全关键系统90可能包括电子电路10、72、84。在系统的实施例中，安全关键系统可能包括至少一个钟控器件92，例如处理器件，例如可连接到例如RAM器件的存储器器件的MCU，被安排接收输出重置信号，例如通过重置信号输出16。如果发生例如状态机的问题，微控制器需要重置以适当地启动或返回到已知状态。安全关键系统可能需要即使当系统时钟不运行时，重置可以被发起。例如这可以通过路由到所有触发器的异步重置被处理。在不使用根据上面所描述的电子电路生成的重置信号的情况下，如果那些触发器的输出驱动可能没有重置或具有不同的重置、如RAM的钟控块的输入，这可能强加一个问题。由于重置可以是异步的，触发器输出可能在导致RAM输入处危险的建立或保持时间干扰的任何时间发生并且可能导致RAM的内容变得未知。

在包括同步和可能异步器件的系统中提供异步重置可能在安全关键系统中特别重要，所述安全关键系统可能需要即使当系统时钟不运行时发起重置，为了尽快重新启动系统并且如果可能的话不丢失系统的特定信息，例如关键信息。安全关键系统可以例如是发电厂或车辆的部分电子设备。车辆可以例如是汽车、飞机、轮船、直升飞机等等。安全关键系统可能例如包括存储器器件和处理器件，例如微控制器单元。车辆安全关键系统可能例如包括发动机控制单元（ECU）。ECU是控制内燃机工作的各个方面的电子控制单元。ECU可能例如控制注入到每个气缸的燃料的总量。ECU还可能例如控制点火时间、可变气门正时（VVT）、涡轮增压器（在涡轮增压车中）维持的增压水平、以及其它外围设备。然而，安全关键系统也可以在非汽车的环境中找到。或者汽车安全关键系统可以是，例如，汽车的安全系统。安全关键系统可能包括座椅位置控制系统、照明、安全气囊、挡风玻璃刮水器、防盗控制系统、电子气候控制、刹车系统或电动转向系统。刹车系统可能包括，例如，防抱死刹车系统（ABS）、电子制动力分布系统（EBD）、转弯制动控制（CBC）系统等等。电动转向系统可能包括，例如，电子稳定控制系统（ESC）、牵引力控制系统（TCS）或防滑调节系统（ASR）、自适应巡航控制（ACC）系统、前部碰撞警示（FCW）系统等等。然而，用于提供重置信号的提供的电子电路还可以用于其它汽车系统，例如玻璃电动升降，其中如果当前窗口位置在重新启动时丢失，重新启动可能导致危险的情况。

现在参照图8，一种用于提供重置信号的方法的实施例的例子的图示意性地被显示。一种用于提供重置信号的方法可能包括接收94输入重置信号，监控96时钟信号的可用性并且生成包括当前时钟可用性信息的时钟监控信号，当所述时钟信号可用时，提供98与所述时钟信号同步的所述输入重置信号作为输出重置信号，以及当所述当前时钟可用性信息表示所述时钟信号不可用时，异步地提供100所述输入重置信号作为所述输出重置信号。

在所述方法的实施例中，当所述当前时钟可用性信息表示所述时钟信号不可用时，异步地提供所述输入重置信号作为所述输出重置信号可能包括：将所述当前时钟可用性信息的改变延迟到在所述时钟信号停止之后的延迟时间。

本发明可能还在计算机程序中被实现，该程序用于在计算机系统上运行，至少包括用于当在可编程的装置上，例如计算机系统或启动可编程的装置以执行根据本发明的器件或系统的功能，运行时，执行一种根据本发明的方法的代码部分。

计算机程序是一系列指令例如特定应用程序和/或操作系统。计算机程序可能例如包括以下中的一个或多个:子程序、函数、程序、对象方法、对象实现、可执行的应用程序、小程序、小服务程序、源代码、对象代码、共享库/动态装载库和/或设计用于在计算机系统上的执行的其它指令序列。

计算机程序可内在地存储在计算机可读存储介质或通过计算机可读传输介质传送到计算机系统。所有或者一些计算机程序可被永久地、可移除地提供在计算机可读介质或远程地耦合于信息处理系统。计算机可读介质可能包括，例如但不限于以下的任何数量：磁存储介质包括磁盘和磁带存储介质；光学存储介质例如光盘介质（例如，CD-ROM、CD-R等等）以及数字视盘存储介质；非易失性存储器存储介质包括半导体存储单元例如FLASH存储、EEPROM、EPROM、ROM；铁磁数字存储；MRAM；易失性存储介质包括寄存器、缓冲或缓存、主存储器、等等；以及数字传输介质包括计算机网络、点对点通信设备、以及载波传输介质，仅举几例。

计算机过程通常包括执行(运行)程序或程序的一部分、当前程序值和状态信息、以及被操作系统资源所使用以管理操作执行的资源。操作系统(OS)是管理计算机资源的共享以及提供带有接口用于访问这些资源的程序员的软件。操作系统过程系统数据和用户输入，以及通过分配和管理任务以及内部系统资源作为服务用户和程序系统的响应。

计算机系统可能，例如，包括至少一个处理单元、关联内存和大量的输入/输出(I/O)器件。当执行计算机程序时,计算机系统根据计算机程序处理信息并且通过I/O器件生产合成输出信息。

在前面的说明中，参照本发明实施例的特定例子已经对本发明进行了描述。然而，很明显各种修改和变化可在不脱离所附权利要求中所陈述的本发明的宽范围精神及范围的情况下被做出。

例如，这里所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、硅晶绝缘体（SOI）、硅、单晶硅等等，以及上述的组合。

此外，在说明书和权利要求书中的术语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等，如果有的话，是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解，术语的这种用法在适当的情况下是可以互换的以便本发明所描述的实施例例如，能够在其它方向而不是本发明所说明的或在其它方面进行操作。

本发明所讨论的连接可以是任何类型的连接，该连接适于将信号从各自的节点、单元或器件传输或传输到各自的节点、单元或器件，例如通过中间器件。因此，除非暗示或说明，连接，例如，可能是直接连接或间接连接。连接可被说明或描述，涉及到是单一连接、多个连接、单向连接、或双向连接。然而,不同实施例可能改变连接的实现。例如,可以使用单独单向连接而不是双向连接,反之亦然。此外,多个连接可被替换为连续地或以时间多路复用方式传输多个信号的单一连接。同样地,携带多个信号的单一连接可被分离成各种不同的携带这些信号的子集的连接。因此,存在传输信号的许多选项。

这里所描述的每个信号可被设计为正逻辑或负逻辑。在负逻辑信号的情况下，所述信号是低有效，其中，所述逻辑真状态相当于逻辑电平0。在正逻辑信号的情况下，所述信号是高有效，其中，所述逻辑真状态相当于逻辑电平1。注意，这里所描述的任何信号可以被设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，那些被描述为正逻辑信号的信号可被实施为负逻辑信号，以及那些被描述为负逻辑信号的信号可被实施为正逻辑信号。

此外，当指代将信号、状态位或类似的装置分别变为其逻辑真或逻辑假状态时，这里使用术语“明确肯定”（assert）或“设置”（set）以及“否定”（negate）（或“非明确肯定”（de-assert）或“清零”（clear））。如果逻辑真状态是逻辑电平“1”，则逻辑假状态是逻辑电平“0”。如果逻辑真状态是逻辑电平“0”，则逻辑假状态是逻辑电平“1”。

本领域所属技术人员将认识到逻辑块之间的界限仅仅是说明性的并且替代实施例可能合并逻辑块或电路元件或在各种逻辑块或电路元件上强加替代的分解功能。因此，应了解本发明描述的架构仅仅是示范的，并且事实上实现相同功能的很多其它架构可以被实现。例如，所述同步单元20、24可以使用多个或少于两个触发器被实现或可以使用门30、42以外的逻辑电路以实现相同逻辑功能。

为实现相同功能的任何元件的布置是有效地“关联”以便所需的功能得以实现。因此，为实现特定功能，本发明中结合在一起的任何两个元件可以被看作彼此“相关联”以便所需的功能得以实现，不论架构还是中间元件。同样地，如此关联的任何两个元件还可以被认为是彼此被“可操作连接”或“可操作耦合”以实现所需的功能。

此外，本领域所属技术人员将认识到上述描述的操作之间的界限仅仅是说明性的。多个操作可被组合成单一操作，单一操作可分布在附加操作中以及操作可至少在时间上部分地重叠而被执行。而且，替代实施例可能包括特定操作的多个例子，并且操作的顺序可在各种其它实施例中被改变。

又如，在一个实施例中，说明的例子或可被作为位于单一集成电路上的电路或在相同器件内的电路被实现。例如，电子电路10可被实现在单一集成电路上。或者，所述例子可作为任何数量的单独集成电路或以一种合适的方式彼此相互连的单独器件被实现。例如，所述电子电路10的时钟监控单元40可作为单独的器件被实现。

又如，例子或其中的一部分可能作为物理电路的软或代码表征被实现，或作为能够转化成物理电路的逻辑表征，例如在任何合适类型的硬件描述语言中被实现。

此外,本发明不限定在非程序化硬件中被实现的物理器件或单元,但也可以应用在可编程器件或单元中。这些器件或单元通过操作能够执行所需的器件功能。该执行是根据合适的程序代码,例如，主机、微型计算机、服务器、工作站、个人电脑、笔记本、个人数字助理、电子游戏、汽车和其它嵌入式系统、手机和其它无线器件,在本申请中通常表示“计算机系统”。然而，其它修改、变化和替代也是可能的。说明书和附图相应地被认为是从一个说明性的而不是一个严格意义上来讲的。

然而，其它修改、变化和替代也是可能的。说明书和附图相应地被认为是说明性的而非限定意味。

在权利要求中，放置在括号之间的任何参考符号不得被解释为限定权利要求。词语“包括”不排除在权利要求中列出的那些元素或步骤之外的其它元素或步骤的存在。此外，本发明所用的“a”或“an”被定义为一个或多个。并且，在权利要求中的引入性术语，如“至少一个”以及“一个或多个”，不应被解释为，不定冠词“a”或“an”所引入的其它权利要求元素将包括这些引入的权利要求元素的任何特定权利要求限定为只包含一个这样的元素的发明，即使同一权利要求中包括引入性短语“一个或多个”或“至少一个”以及不定冠词，例如“a”或“an”。使用定冠词也是如此。除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。某些特定手段在相互不同的权利要求中被列举并不表示这些手段的组合不能被用于获取优势。

虽然结合特定装置已经对本发明主题的原则进行了描述，应清楚了解到该描述仅仅是举例而不是对本发明主题范围的限定。

Claims (15)

1.一种电子电路(10)，包括

重置输入(12)，用于接收输入重置信号；

时钟输入(14)，用于接收时钟信号；

重置输出(16)，用于提供输出重置信号；

同步重置信号路径(18、20、22、24、26)，包括同步单元(20、24)，所述同步重置信号路径被安排接收所述输入重置信号并且当所述时钟信号可用时，向所述重置输出提供与所述时钟信号同步的所述输入重置信号；以及

异步重置信号路径(28、30、32)，当在时钟监控信号(34)中的当前时钟可用性信息表示所述时钟信号不可用时，被安排向所述重置输出提供所述输入重置信号。

2.根据权利要求1所述的电子电路，其中所述时钟监控信号连续提供所述当前时钟可用性信息。

3.根据权利要求1或权利要求2所述的电子电路，包括被连接到所述时钟输入并且被安排提供所述时钟监控信号的时钟监控单元(40)。

4.根据权利要求1或权利要求2所述的电子电路，包括用于接收所述时钟监控信号的时钟监控输入。

5.根据前述权利要求1或权利要求2所述的电子电路，其中所述当前时钟可用性信息改变延迟到在所述时钟信号停止之后的延迟时间。

6.根据权利要求5所述的电子电路，其中所述延迟时间至少和所述时钟信号的一个周期的持续时间一样长。

7.根据前述权利要求1或权利要求2所述的电子电路，其中所述同步单元被安排提供延迟了至少所述时钟信号的一个周期的持续时间的所述输出重置信号。

8.根据前述权利要求1或权利要求2所述的电子电路，其中所述同步单元包括至少两个触发器电路。

9.根据前述权利要求1或权利要求2所述的电子电路，其中，当所述当前时钟可用性信息表示所述时钟信号可用时，所述异步重置信号路径被安排不提供输出重置信号。

10.根据前述权利要求1或权利要求2所述的电子电路，其中所述异步重置信号路径和所述同步重置信号路径通过被安排连接所述异步或所述同步重置信号路径到所述重置输出的选择电路(42)被连接到所述重置输出。

11.根据前述权利要求1或权利要求2所述的电子电路，其中所述电子电路作为单一集成电路被提供。

12.一种安全关键系统(90)，包括根据前述权利要求1-11中任何一项所述的电子电路。

13.根据权利要求12所述的安全关键系统，包括被安排接收所述输出重置信号的至少一个钟控装置(92)。

14.一种用于提供重置信号的方法，包括

接收(94)输入重置信号；

监控(96)时钟信号的可用性并且生成包括当前时钟可用性信息的时钟监控信号；

当所述时钟信号可用时，提供(98)与所述时钟信号同步的所述输入重置信号作为输出重置信号；以及

当所述当前时钟可用性信息表示所述时钟信号不可用时，异步地提供(100)所述输入重置信号作为所述输出重置信号。

15.根据权利要求14所述的方法，其中，当所述当前时钟可用性信息表示所述时钟信号不可用时，异步地提供所述输入重置信号作为所述输出重置信号包括：将所述当前时钟可用性信息的改变延迟到在所述时钟信号停止之后的延迟时间。