CN103001738A - 接收机及数据处理的方法 - Google Patents

Abstract

本发明公开了一种接收机及数据处理的方法，属于通信技术领域。接收机包括：系统级芯片和存储器，系统级芯片通过外部缓存总线与存储器相连；系统级芯片包括LLR子系统、控制器、速率匹配模块、增量冗余合并IR重构模块及合并器，LLR子系统分别与控制器及速率匹配模块相连，控制器与IR重构模块相连，速率匹配模块及IR重构模块分别与合并器相连，控制器将LLR子系统解调到的数据块当前对应的LLR数据存入存储器，在数据块为重传数据块时将存储器存储的数据块历史对应的LLR数据调入IR重构模块。可以降低接收机的成本，控制器将数据块当前对应的LLR数据存入存储器，可以降低单次存储的数据量，减少系统级芯片对外部存储器访问的数据带宽。

Description

接收机及数据处理的方法

技术领域

本发明涉及通信技术领域，特别涉及一种接收机及数据处理的方法。

背景技术

为了克服无线信道的衰落，移动通信的物理层引入了HARQ（Hybrid Automatic RepeatRequest，混合自动重传请求）机制，在HARQ机制中，接收机如果发现所接收到数据块错误，则请求发射机重新发送该数据块，之后，接收机将发射机重传的数据块与历史出错的数据块进行IR（Incremental Redundancy，增量冗余合并）处理，以提高接收该数据块的质量。

HARQ机制中进行IR处理，则意味着接收机必须将历史接收到的错误的数据块进行缓存，称为IR buffer。现有技术中，将IR buffer设置于接收机的SOC（System on Chip，系统级芯片）中，而IR buffer随着空口通信速率的提升而迅速提升，可达到10Mbit甚至更高，可占到SOC面积的20%以上，加大SOC的成本，从而增加接收机的成本。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种接收机及数据处理的方法。所述技术方案如下：

一方面，本发明实施例提供了一种接收机，所述接收机包括：系统级芯片和存储器，所述系统级芯片通过外部缓存总线与所述存储器相连；

所述系统级芯片包括对数似然比LLR子系统、控制器、速率匹配模块、增量冗余合并IR重构模块及合并器，其中，所述LLR子系统分别与所述控制器及所述速率匹配模块相连，所述控制器还与所述IR重构模块相连，所述速率匹配模块及所述IR重构模块分别与所述合并器相连；

所述LLR子系统，用于对当前接收到的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据，并将所述数据块当前对应的LLR数据输出给所述速率匹配模块；

所述控制器，用于将所述LLR子系统解调到的所述数据块当前对应的LLR数据，存入所述存储器；

所述控制器，还用于当所述数据块为所述发射机重传的数据块时，将所述存储器存储的所述数据块历史对应的LLR数据，调入所述IR重构模块；

所述速率匹配模块，用于对所述LLR子系统输出的所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，并将所述第一处理结果输出给所述合并器；

所述IR重构模块，用于分别对所述控制器调入的所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果，并将所述第二处理结果输出给所述合并器；

所述合并器，用于将对所述速率匹配模块输出的第一处理结果，及所述IR重构模块输出的第二处理结果进行合并。

所述控制器，具体用于根据预先设置的第一控制参数，将所述LLR子系统解调到的所述数据块当前对应的LLR数据存入所述存储器，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

所述控制器，具体用于根据预先设置的第二控制参数，将所述存储器存储的所述数据块历史对应的LLR数据调入所述IR重构模块，所述第二控制参数至少包括数据块大小及频度中的一种。

所述控制器，还用于管理所述存储器，包括维护所述存储器当前可用的地址空间。

所述速率匹配模块，具体用于将所述第一处理结果连续的输出给所述合并器，如果在输出过程中接收到所述合并器发送的停等命令，则暂停对所述第一处理结果的输出，并在接收到所述合并器发送的取消停等的命令时，继续将所述第一处理结果输出给所述合并器。

所述IR重构模块，具体用于将所述第二处理结果连续的输出给所述合并器，如果在输出过程中接收到所述合并器发送的停等命令，则暂停对所述第二处理结果的输出，并在接收到所述合并器发送的取消停等的命令时，继续将所述第二处理结果输出给所述合并器。

所述合并器，具体用于确定所述速率匹配模块及所述IR重构模块的数据输出速率是否匹配，当所述速率匹配模块及所述IR重构模块的数据输出速率不匹配时，向数据输出速率慢的一方发送停等命令，以便所述数据输出速率慢的一方暂定对数据的输出，使得所述速率匹配模块及所述IR重构模块的数据输出速率相匹配。

另一方面，本发明实施例还提供了一种数据处理的方法，所述方法包括：

对当前接收的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据；

将所述数据块当前对应的LLR数据存入存储器，并在所述数据块为所述发射机重传的数据块时，从所述存储器中读取所述数据块历史对应的LLR数据；

对所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，对所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果；

将所述第一处理结果及第二处理结果进行合并。

所述将所述数据块当前对应的LLR数据存入存储器，包括：

根据预先设置的第一控制参数，将所述数据块当前对应的LLR数据存入所述存储器，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

所述从所述存储器中读取所述数据块历史对应的LLR数据，包括：

根据预先设置的第二控制参数，读取所述存储器存储的所述数据块历史对应的LLR数据，所述第二控制参数至少包括数据块大小及频度中的一种。

本发明实施例提供的技术方案带来的有益效果是：系统级芯片通过外部缓存总线与存储器相连，实现将存储器外移到系统级芯片外部的缓存，如DDR memory中，可以大幅度的降低了系统级芯片的成本，另外，LLR子系统对接收到的数据块进行解调，控制器将所述数据块当前对应的LLR数据存入存储器，由于该数据块当前对应的LLR数据的紧凑度较高，可以降低单次存储的数据量，从而减少了系统级芯片对外部存储器访问的数据带宽。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种接收机的装置结构图；

图2是本发明实施例提供的一种接收机的装置结构图；

图3是本发明实施例提供的一种接收机的装置结构图；

图4是本发明实施例提供的一种数据处理的方法流程图；

图5是本发明实施例提供的一种数据处理的方法流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

参见图1，为本发明实施例提供的一种接收机，该接收机具体可以包括系统级芯片（Systemon Chip，简称SoC）101及存储器102，其中，系统级芯片101通过外部缓存总线与存储器102相连。

具体地，系统级芯片101可以包括对数似然比（Logarithmic likelihood ratio，简称LLR）子系统1011、控制器1012、速率匹配模块1013、增量冗余合并（Increasing redundancy，简称IR）重构模块1014及合并器1015；其中，LLR子系统1011分别与控制器1012及速率匹配模块1013相连，控制器1012还与IR重构模块1014相连，速率匹配模块1013及IR重构模块1014分别与合并器1015相连；

本发明实施例中，LLR子系统1011，用于对当前接收到的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据，并将所述数据块当前对应的LLR数据输出给速率匹配模块1013；

控制器1012，用于将LLR子系统1011解调到的所述数据块当前对应的LLR数据，存入存储器102；

控制器1012，还用于当所述数据块为发射机重传的数据块时，将存储器102存储的所述数据块历史对应的LLR数据，调入IR重构模块1014；

速率匹配模块1013，用于对LLR子系统1011输出的所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，并将所述第一处理结果输出给合并器1015；

IR重构模块1014，用于分别对控制器1012调入的所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果，并将所述第二处理结果输出给合并器1015；

合并器1015，用于将对速率匹配模块1013输出的第一处理结果，及IR重构模块1014输出的第二处理结果进行合并。

本发明实施例中，系统级芯片通过外部缓存总线与存储器相连，实现将存储器外移到系统级芯片外部的缓存，如DDRmemory中，可以大幅度的降低了系统级芯片的成本，另外，LLR子系统对接收到的数据块进行解调，控制器将所述数据块当前对应的LLR数据存入存储器，由于该数据块当前对应的LLR数据的紧凑度较高，可以降低单次存储的数据量，从而减少了系统级芯片对外部存储器访问的数据带宽。

参见图2，为本发明实施例所提供的一种接收机的内部结构示意图，LLR子系统1011包括：LLR计算单元、去交织单元及FIFO单元；其中，LLR计算单元，具体可以用于对当前接收到的由发射机发送的数据块进行LLR计算，得到所述数据块当前对应的LLR数据，并将所述数据块当前对应的LLR数据输出到FIFO单元；去交织单元，用于对LLR计算单元计算得到的所述数据块当前对应的LLR数据进行去交织处理，并将去交织处理结果作为最终的所述数据块当前对应的LLR数据。

控制器1012，具体用于根据预先设置的第一控制参数，将LLR子系统1011解调到的所述数据块当前对应的LLR数据存入存储器102，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

控制器1012，具体用于根据预先设置的第二控制参数，将存储器102存储的所述数据块历史对应的LLR数据调入IR重构模块1014，所述第二控制参数至少包括数据块大小及频度中的一种。

本发明实施例中，控制器将紧凑度较高的所述数据块当前对应的LLR数据存入存储器，可以降低单次存储的数据量，也使得存储器在相同的存储空间下可以存储更多的数据，且当控制器将存储器所存储的数据块历史对应的LLR数据调入IR重构模块时，可以减少了系统级芯片对外部存储器访问的数据带宽。

速率匹配模块1013用于在接收到LLR子系统1011输出的所述数据块当前对应的LLR数据时，对所接收到的所述数据块对应的LLR数据进行两次速率匹配，并将速率匹配结果输出给合并器1015，或者，在接收到LLR子系统1011输出的所述数据块当前对应的LLR数据，且接收到控制器1012发送的操作指示时，对所接收到的所述数据块对应的LLR数据进行两次速率匹配，并将速率匹配结果输出给合并器1015；

该速率匹配模块1013具体可以包括第一速率匹配单元DeRM2、FIFO单元及第二速率匹配单元DeRM1，其中，第一速率匹配单元用于对LLR子系统1011输出的所述数据块当前对应的LLR数据进行速率匹配，得到第一次速率匹配结果，并将第一次速率匹配结果输出到FIFO单元；第二速率匹配单元用于对由FIFO单元输出的第一次速率匹配结果进行速率匹配，得到第二次速率匹配结果，本发明实施例将第二次速率匹配结果作为第一处理结果输出给合并器1014；

更进一步地，本发明实施例在具体实现时，速率匹配模块1013用于将所述第一处理结果连续的输出给合并器1015，如果在输出过程中接收到合并器1015发送的停等命令，则暂停对所述第一处理结果的输出，并在接收到合并器1015发送的取消停等的命令时，继续将所述第一处理结果输出给合并器1015。

IR重构模块1014采用基于FIFO接口的IR重构机制，用于在接收到控制器调入的数据块历史对应的LLR数据时，将接收到的数据块历史对应的LLR数据进行两次速率匹配，并将匹配结果输出给合并器1015，或者在接收到控制器调入的数据块历史对应的LLR数据，且接收到控制器1012的操作指示时，将接收到的数据块历史对应的LLR数据进行两次速率匹配，并将匹配结果输出给合并器1015；

该IR重构模块1014具体可以包括多个处理支路，该多个处理支路分别与合并控制单元相连，其中，每一个处理支路对一数据块历史对应的LLR数据进行两次速率匹配处理，可以包括多个FIFO单元，第一速率匹配单元DeRM2及第二速率匹配单元DeRM1；具体地，FIFO单元用于缓存处理支路上流经的数据，第一速率匹配单元用于对由控制器1012调入的所述数据块的历史LLR数据进行速率匹配，得到第一次速率匹配结果，并将该第一次速率匹配结果经FIFO单元输出给第二速率匹配单元；第二速率匹配单元用于对所述第一次速率匹配结果进行速率匹配，得到第二次速率匹配结果，并将所述第二次速率匹配结果经FIFO单元输出给合并控制单元；合并控制单元对各处理支路输出的第二次速率匹配结果进行合并，之后将合并结果作为最终的第二处理结果输出给合并器1015。

更进一步地，本发明实施例在具体实现时，IR重构模块1014，还具体用于将所述第二处理结果连续的输出给合并器1015，如果在输出过程中接收到合并器1015发送的停等命令，则暂停对所述第二处理结果的输出，并在接收到合并器1015发送的取消停等的命令时，继续将所述第二处理结果输出给合并器1015。

本发明实施例在具体实现时，合并器1015包括速率控制单元SW_ctrl及合并单元，其中SW_ctrl用于确定速率匹配模块1013及IR重构模块1014的数据输出速率是否匹配，当速率匹配模块1013及IR重构模块1014的数据输出速率不匹配时，向数据输出速率慢的一方发送停等命令，以便所述数据输出速率慢的一方暂定对数据的输出，使得速率匹配模块1013及IR重构模块1014的数据输出速率相匹配。合并单元将速率匹配模块1013输出的第一处理结果及IR重构模块1014输出的第二处理结果进行合并。

具体地，SW_ctrl用于确定速率匹配模块1013及IR重构模块1014的数据输出速率是否匹配包括：读取速率匹配模块1013内及IR重构模块1014内FIFO单元的状态，根据所读取的两个状态来确定匹配模块1013及IR重构模块1014的数据输出速率是否匹配。

本发明实施例中，合并器1015将数据块当前对应的LLR数据及该数据块历史对应的LLR数据进行合并，以提高接收该数据块的质量。

进一步地，参见图3，本发明实施例如图2所述的接收机还包括与系统级芯片101相连的解码器103，及与解码器103相连的校验模块104，其中，解码器103对系统级芯片101合并得到的数据进行解码，并将解码结果输出给校验模块104；校验模块104对接收到的解码结果进行验证。本发明实施例中，当校验模块104验证所述解码结果为错误时，接收机向发射机发送重传请求，请求发射机重新发送所述数据块。

参见图4，基本以上所述的接收机，本发明实施例还提供了一种数据处理的方法，所述方法包括如下操作步骤：

步骤201：对当前接收的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据；

步骤202：将所述数据块当前对应的LLR数据存入存储器，并在所述数据块为所述发射机重传的数据块时，从所述存储器中读取所述数据块历史对应的LLR数据；

步骤203：对所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，对所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果；

步骤204：将所述第一处理结果及第二处理结果进行合并。

本发明实施例中，对接收到的数据块进行解调，并将所述数据块当前对应的LLR数据存入存储器，由于该数据块当前对应的LLR数据的紧凑度较高，可以降低单次存储的数据量，另外，在从存储器中读取所述数据块历史对应的LLR数据时，还可以减少对存储器访问的数据带宽。

下面结合具体实施例及以上所述接收机来详细说明该接收机进行数据处理的过程，参见图5，一种数据处理的方法，包括：

步骤301：对当前接收的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据；

具体地，对当前接收的由发射机发送的数据块进行LLR计算，得到所述数据块当前对应的LLR数据，本发明实施例将所述数据块当前对应的LLR数据作为所述数据块当前对应LLR数据。

步骤302：确定所述数据块是否是发射机重传的数据块；

当所述数据块为发射机初始传输的数据块时，执行步骤303；

当所述数据块为发射机重传的数据块时，执行步骤305；

具体地，解析所述数据块，得到所述数据块所携带的重发指示标识T，该重发指示标识T用于指示数据块是第一次发送还是重发，例如，T=0时，该数据块为发射机第一次发送所述数据块，T=1时，该数据块为发射机第一次重传所述数据块，T=2时，该数据块为发射机第二次重传所述数据块，等等。

步骤303：将所述数据块当前对应的LLR数据存入存储器；

具体地，根据预先设置的第一控制参数，将所述数据块当前对应的LLR数据存入存储器，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

步骤304：将所述数据块当前对应的LLR数据进行解解调速率匹配操作，得到第一处理结果，并对第一处理结果进行解码，执行步骤310；

具体地，将所述数据块当前对应的LLR数据，如所述数据块当前对应的LLR数据进行两次速率匹配，并将两次速率匹配的结果作为所述第一处理结果。

本发明实施例中，并不对步骤303及304的执行顺序进行限制。

步骤305：确定所述数据块的重传次数n是否小于预定值N；

当所述数据块的重传次数n不大于预定值N时，执行步骤306；

当所述数据块的重传次数n大于预定值N时，执行步骤307；

步骤306：将所述数据块当前对应的LLR数据存入到存储器，有关本步骤的详细描述请参见步骤303，此处就不再赘述；

步骤307：从存储器中读取数据块历史对应的LLR数据，具体地，从存储器中读取n个数据块历史对应的LLR数据；

具体地，根据预先设置的第二控制参数，读取所述存储器存储的所述数据块历史对应的LLR数据，所述第二控制参数至少包括数据块大小及频度中的一种。

步骤308：对所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，对所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果；

有关对对所述数据块当前对应的LLR数据进行速率匹配的详细描述请参见步骤304，此处就不再赘述。

其中，对所述数据块历史对应的LLR数据进行速率匹配及合并处理包括：分别将所述数据块历史对应的LLR数据，如所述数据块历史对应的LLR数据进行两次速率匹配，并将速率匹配结果进行合并，将合并结果作为所述第二处理结果。

步骤309：将所述第一处理结果及第二处理结果进行合并，并对合并结果进行解码；

步骤310：确定解码结果是否正确；

当解码结果正确时，操作结束；

当解码结果错误时，向发射机发送重发请求，请求发射机重新发送所述数据块，返回执行步骤301；

本发明实施例中，对接收到的数据块进行解调，并将所述数据块当前对应的LLR数据存入存储器，由于该数据块当前对应的LLR数据的紧凑度较高，可以降低单次存储的数据量，另外，在从存储器中读取所述数据块历史对应的LLR数据时，还可以减少对存储器访问的数据带宽。

需要说明的是：上述实施例提供的发射机在进行数据处理时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将接收机的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的发射机与进行数据处理的方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种接收机，其特征在于，所述接收机包括：系统级芯片和存储器，所述系统级芯片通过外部缓存总线与所述存储器相连；

所述系统级芯片包括对数似然比LLR子系统、控制器、速率匹配模块、增量冗余合并IR重构模块及合并器，其中，所述LLR子系统分别与所述控制器及所述速率匹配模块相连，所述控制器还与所述IR重构模块相连，所述速率匹配模块及所述IR重构模块分别与所述合并器相连；

所述LLR子系统，用于对当前接收到的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据，并将所述数据块当前对应的LLR数据输出给所述速率匹配模块；

所述控制器，用于将所述LLR子系统解调到的所述数据块当前对应的LLR数据，存入所述存储器；

所述控制器，还用于当所述数据块为所述发射机重传的数据块时，将所述存储器存储的所述数据块历史对应的LLR数据，调入所述IR重构模块；

所述速率匹配模块，用于对所述LLR子系统输出的所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，并将所述第一处理结果输出给所述合并器；

所述IR重构模块，用于分别对所述控制器调入的所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果，并将所述第二处理结果输出给所述合并器；

所述合并器，用于将对所述速率匹配模块输出的第一处理结果，及所述IR重构模块输出的第二处理结果进行合并。

2.根据权利要求1所述的接收机，其特征在于，所述控制器，具体用于根据预先设置的第一控制参数，将所述LLR子系统解调到的所述数据块当前对应的LLR数据存入所述存储器，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

3.根据权利要求1所述的接收机，其特征在于，所述控制器，具体用于根据预先设置的第二控制参数，将所述存储器存储的所述数据块历史对应的LLR数据调入所述IR重构模块，所述第二控制参数至少包括数据块大小及频度中的一种。

4.根据权利要求1至3任一项所述的接收机，其特征在于，所述控制器，还用于管理所述存储器，包括维护所述存储器当前可用的地址空间。

5.根据权利要求1所述的接收机，其特征在于，所述速率匹配模块，具体用于将所述第一处理结果连续的输出给所述合并器，如果在输出过程中接收到所述合并器发送的停等命令，则暂停对所述第一处理结果的输出，并在接收到所述合并器发送的取消停等的命令时，继续将所述第一处理结果输出给所述合并器。

6.根据权利要求1所述的接收机，其特征在于，所述IR重构模块，具体用于将所述第二处理结果连续的输出给所述合并器，如果在输出过程中接收到所述合并器发送的停等命令，则暂停对所述第二处理结果的输出，并在接收到所述合并器发送的取消停等的命令时，继续将所述第二处理结果输出给所述合并器。

7.根据权利要求1所述的接收机，其特征在于，所述合并器，具体用于确定所述速率匹配模块及所述IR重构模块的数据输出速率是否匹配，当所述速率匹配模块及所述IR重构模块的数据输出速率不匹配时，向数据输出速率慢的一方发送停等命令，以便所述数据输出速率慢的一方暂定对数据的输出，使得所述速率匹配模块及所述IR重构模块的数据输出速率相匹配。

8.一种数据处理的方法，其特征在于，所述方法包括：

对当前接收的由发射机发送的数据块进行解调，得到所述数据块当前对应的LLR数据；

将所述数据块当前对应的LLR数据存入存储器，并在所述数据块为所述发射机重传的数据块时，从所述存储器中读取所述数据块历史对应的LLR数据；

对所述数据块当前对应的LLR数据进行速率匹配，得到第一处理结果，对所述数据块历史对应的LLR数据进行速率匹配及合并处理，得到第二处理结果；

将所述第一处理结果及第二处理结果进行合并。

9.根据权利要求8所述的方法，其特征在于，所述将所述数据块当前对应的LLR数据存入存储器，包括：

根据预先设置的第一控制参数，将所述数据块当前对应的LLR数据存入所述存储器，所述第一控制参数至少包括存入地址、数据块大小及频度中的一种。

10.根据权利要求8所述的方法，其特征在于，所述从所述存储器中读取所述数据块历史对应的LLR数据，包括：

根据预先设置的第二控制参数，读取所述存储器存储的所述数据块历史对应的LLR数据，所述第二控制参数至少包括数据块大小及频度中的一种。

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