CN102969335B - 半导体器件 - Google Patents

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Abstract

根据示例性实施例的一种半导体器件包括：衬底；中间层，包括第一半导体层和第二半导体层，其中该第一半导体层设置在衬底上且包括掺杂有第一掺杂剂的AlxGa1‑xN且0≤x≤1，以及该第二半导体层设置在第一半导体层上且包括非掺杂氮化镓(GaN)；以及驱动单元，设置在第二半导体层上。根据本发明实施例的半导体器件的中间层可以抑制由于压电场效应引起的电流漏泄。结果是，能够可靠运行驱动单元。

Description

半导体器件
相关申请的交叉引用
本申请要求于2011年9月1日在韩国知识产权局提交的第10-2011-0088647号韩国专利申请的优先权，其公开内容通过引用的方式并入此处。
技术领域
本发明的实施例涉及一种半导体器件。
背景技术
当在衬底上、尤其是半导体衬底的主表面上生长薄膜以形成半导体器件时，半导体衬底的主表面暴露于用于形成薄膜的源气体，同时加热半导体衬底。例如，源气体可以包含III族氮化物半导体的有机金属化合物作为阳离子，或者可以包含V族元素作为阴离子。通过将源气体供应到半导体衬底的主表面上，在半导体衬底的主表面上生长薄膜。
生长薄膜的上述方法称为气相生长方法。气相生长方法是一种用于外延晶体生长的方式。当使用气相生长方法在衬底上生长薄膜时，例如，薄膜的材料可以与衬底的材料不同。在衬底上生长由与衬底的材料不同的材料构成的薄膜的方法称为异质外延生长方法。而且，使用异质外延生长方法形成的薄膜称为异质外延膜，并且异质外延膜与衬底之间的界面称为异质界面。如后文所述，衬底表示在其上形成有目标薄膜的元件，衬底可以包括在其主表面上形成有目标薄膜的单层衬底，以及包含在其上预先形成的一个或多个薄膜的衬底(在其上预先形成外延膜的衬底被称为外延晶片(epi-wafer))。就后者而言，是在预先形成在衬底上的薄膜上形成目标薄膜。
因为难以在InGaN膜与GaN膜之间的界面附近获得铟(In)浓度改变的陡的斜度(gradient)，所以，例如当形成上述异质外延膜时，在诸如GaN晶体膜等III族氮化物半导体膜上生长的InGaN薄膜可能有问题。
具体来说，可能不能在GaN膜上形成具有理想铟浓度的InGaN薄膜。例如，当形成具有大约5nm厚度的InGaN薄膜时，可以在InGaN膜与GaN膜之间的界面附近沿InGaN膜的厚度方向形成达大约1nm至2nm具有较低铟(In)浓度的过渡层。这种过渡层可以阻止InGaN膜与GaN膜之间的界面附近的铟浓度改变具有陡的斜度。当以异质外延生长方式在GaN晶体膜上生长AlGaN薄膜时也可能出现这种现象。
使用异质外延生长方法在界面附近形成而具有如此低的或不均匀的铟浓度的过渡层可能使采用异质外延膜的半导体器件的特性恶化。因此，为了改善采用异质外延膜的半导体器件的特性，有必要抑制过渡层，使得当使用异质外延生长方法时在异质界面附近可以获得薄膜浓度的陡的斜度。
发明内容
为克服现有技术缺陷，本发明的一个示例性实施例提供一种半导体器件，所述半导体器件包括：衬底；中间层，包括第一半导体层和第二半导体层，其中该第一半导体层设置在该衬底上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN(0≤x≤1)，而该第二半导体层设置在第一半导体层上且包括非掺杂的氮化镓(GaN)；以及驱动单元，设置在第二半导体层上。
根据本发明实施例的半导体器件的中间层可以抑制由于压电场效应引起的电流漏泄。结果是，能够可靠运行驱动单元。
附图说明
从以下结合附图进行的详细说明，将更清楚地理解实施例的细节。
图1为根据一个示例性实施例的半导体器件的结构的剖视图；
图2为根据一个示例性实施例的半导体器件的结构的剖视图；
图3a为根据一个示例性实施例的半导体器件的结构的剖视图；
图3b为根据一个示例性实施例的半导体器件的结构的剖视图；
图4为根据一个示例性实施例的半导体器件的结构的剖视图；
图5为根据一个示例性实施例的驱动单元的结构的剖视图；以及
图6为根据一个示例性实施例的驱动单元的结构的剖视图。
具体实施方式
现在将具体参考实施例，在附图中示出其实例。然而，本公开文本可以以多种不同方式实施，并且不应当理解为局限于本文列出的实施例。更确切地，这些实施例的提供使得公开内容将会详尽而完整，并且将向本领域技术人员充分表明本发明的范围。本公开文本仅由权利要求的范畴进行限定。在特定实施例中，本领域熟知的器件构造或工艺的详细说明可以被省略以避免对本领域技术人员而言本公开文本变得模糊。可能的话，全部附图中将使用相同的附图标记以表示相同或相似的部件。
本文可以使用诸如“在…下方”、“在…下面”、“在…下部”、“在…上方”或“在…上部”等与空间相关的词语以描述如图所示的一个元件相对另一个元件的关系。应当理解，除了图中描述的方位之外，与空间相关的词语意欲包含器件的不同方位。例如，如果将一个图中的器件翻转，则被描述为在其它元件的“下方”或“下面”的元件将被确定方向为在其它元件的“上方”。因此，示例性词语“在…下方”或“在…下面”能够包含上方和下方两个方位。由于器件可以沿另一个方向定位，因而可以根据器件的方位来解释与空间相关的词语。
本公开文本使用的术语只是为了描述特定实施例的目的，并不是为了限制本公开文本。除非上下文中清楚地指出，否则本文用到的单数形式的“一”、“一个”和“该”也旨在包括复数形式。还应当理解，当本说明书使用词语“包含(comprise)”和/或“包含(comprising)”时，其表明所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或附加。
除非另有定义，否则本文用到的所有词语(包括技术和科学用语)都与本技术领域中普通技术人员通常理解的含义相同。还应当理解，例如在常用词典中定义的词语应当被理解为具有与它们在相关技术领域和本文的上下文中一致的含义，并且除非本文明确定义，否则不应当被理想化或过于形式化地理解。
在附图中，为了便于说明以及为了清晰起见，每层的厚度或尺寸被夸张、省略或示意性示出。而且，每一个组成元件的尺寸或区域不完全反映其实际尺寸。
以下将参照附图来详细描述实施例。
图1至图4为根据各种示例性实施例的半导体器件100和200的结构的剖视图。
参照图1，示出根据一个示例性实施例的半导体器件100。半导体器件100包括：衬底110；中间层140和150，包括：第一半导体层140，设置在衬底110上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN(0≤x≤1)；以及第二半导体层150，设置在第一半导体层140上且包括非掺杂氮化镓(GaN)；以及驱动单元160，设置在第二半导体层150上。
衬底110可以被设置在第一半导体层140下方。衬底110可以支撑第一半导体层140。衬底110可以接收来自第一半导体层140的热量。
衬底110的材料可以是半导体材料、金属材料、复合材料或它们的组合。衬底110可以包括根据具体实现方式(implementation)而定的半导体材料。例如，衬底110可以包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、氧化锌(ZnO)、碳化硅(SiC)、锗化硅(SiGe)、氮化镓(GaN)或三氧化二镓(gallium(III)oxide，Ga2O3)等载体晶片。
衬底110可以包括导电材料。衬底110可以包括根据具体实现方式而定的金属材料。例如，衬底110可以包括从金(Au)、镍(Ni)、钨(W)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、银(Ag)、铂(Pt)、铬(Cr)构成的组里选择的任何一个以及它们的合金。衬底110可以以分别由上述金属元素构成的两个层或多个层堆叠的形式形成。
第一缓冲层120被设置在衬底110上，第二缓冲层130被设置在第一缓冲层120上。第一缓冲层120和/或第二缓冲层130可以包括晶格常数与衬底110的材料的晶格常数不同的材料。第一缓冲层120和/或第二缓冲层130可以包括晶格常数特性与第一半导体层140和/或第二半导体层150的材料的晶格常数特性类似的材料。例如，当第一半导体层140和/或第二半导体层150的材料的晶格常数小于衬底110的材料的晶格常数时，第一缓冲层120和/或第二缓冲层130的材料的晶格常数小于衬底110的材料的晶格常数。当第一半导体层140和/或第二半导体层150的材料的晶格常数大于衬底110的材料的晶格常数时，第一缓冲层120和/或第二缓冲层130的材料的晶格常数大于衬底110的材料的晶格常数。第一缓冲层120和/或第二缓冲层130可以具有应力(stress)。
第一缓冲层120可以由氮化铝(AlN)构成。用于形成第一缓冲层120的源气体可以包含铝(Al)、三甲基铝(TMA)、三乙基铝(TEA)、三甲基胺铝(TMMA)、二甲基乙铝(DMEAA)、三异丁基铝(TIBA)等，反应气体可以包含氨气(NH3)。源气体和反应气体被导入至反应室，并且在500℃至600℃温度下彼此进行反应以形成第一缓冲层120。本公开文本不限于此。
第二缓冲层130可以包括氮化镓铝(AlGaN)。第一缓冲层120和/或第二缓冲层130可以在衬底110上以单晶形式生长。本公开文本不限于此。
第一缓冲层120和/或第二缓冲层130可以降低衬底110与第一半导体层140之间的晶格失配。第一缓冲层120和/或第二缓冲层130可以使第一半导体层140在其上容易生长。第一缓冲层120和/或第二缓冲层130可以改善第一半导体层140的晶体特性。第一缓冲层120和/或第二缓冲层130可以包括用于减少衬底110与第一半导体层140的晶格常数之间差异的材料。
在根据一个示例性实施例的半导体器件100中，第一缓冲层120和/或第二缓冲层130的材料可以具有比衬底110的材料的晶格常数小的晶格常数。当晶格常数小于衬底110的晶格常数的第一缓冲层120和/或第二缓冲层130被设置在衬底110上时，会在第一缓冲层120和/或第二缓冲层130处出现应力，使得第一缓冲层120和/或第二缓冲层130弯曲成凹面形。
虽然第一缓冲层120和/或第二缓冲层130可以包括氮化物材料，然而可以使用与在形成第一半导体层140和/或第二半导体层150的过程中使用的方法不同的方法来形成第一缓冲层120和/或第二缓冲层130。本公开文本不限于此。在一些情况下，可以使用MOCVD形成第一缓冲层120和/或第二缓冲层130。可替代地，可以使用溅射或HVPE方法将第一缓冲层120和/或第二缓冲层130快速设置在衬底110上。
半导体器件100还可以包括介于衬底110与中间层140和150之间的第三缓冲层172和/或第四缓冲层174。第四缓冲层174可以被设置在第三缓冲层172上。
第三缓冲层172可以包括非掺杂AlxGa1-xN(0≤x≤1)。第四缓冲层174可以包括非掺杂氮化镓(GaN)。
第三缓冲层172和/或第四缓冲层174不需要掺杂P型掺杂剂并因此其具有改善的晶体特性。这样，第三缓冲层172和/或第四缓冲层174可以改善第一半导体层140与第二半导体层150的晶体特性。
中间层140和150可以被设置在衬底110上。在另一个示例性实施例中，中间层140和150可以被设置在第二缓冲层130或第四缓冲层174上。
中间层140和150可以包括第一半导体层140以及被设置在第一半导体层140上的第二半导体层150。第一半导体层140可以在第二缓冲层130上生长。本公开文本不限于此。
第一半导体层140可以包括AlxGa1-xN(0≤x≤1)。第一半导体层140可以掺杂第一掺杂剂(其可以是P型掺杂剂)。第一掺杂剂可以是镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)、碳(C)、钡(Ba)等。
第一半导体层140可以掺杂P型掺杂剂以在其中包含空穴。当x(铝的浓度)是零时，第一半导体层140可以包括氮化镓(GaN)。当第一半导体层140包含空穴时，可以抑制由压电场效应造成的电流漏泄，其中压电场效应是由于在衬底110、第一缓冲层120、第二缓冲层130、第一半导体层140以及第二半导体层150之间的晶格常数的不同产生的压强而在各层之间出现的。当第一半导体层140包含空穴时，可以防止电子停留在第二缓冲层130与第二半导体层150之间。因此，可以使第一半导体层140与第二半导体层150之间的能带的弯曲最小化，因此可以减少压电场效应。这样，可以抑制因2DEG(二维电子气)引起的电流漏泄。
第二半导体层150可以被设置在第一半导体层140上。第二半导体层150可以包括非掺杂氮化镓(GaN)。例如，可以通过在700℃温度下将NH3和三甲基镓(TMG)供应到第二缓冲层130上来形成第二半导体层150。本公开文本不限于此。第二半导体层150可以形成为具有预定厚度的非掺杂层。
由于第一半导体层140和第二半导体层150具有的晶格常数小于衬底110的晶格常数，因而第一半导体层140和第二半导体层150具有的应力与第一缓冲层120和/或第二缓冲层130具有的应力相似。第一半导体层140和第二半导体层150可施加所述应力，因此可以弯曲成凸面形。此应力可以抵消衬底110、第一缓冲层120或第二缓冲层130的应力。
由于第一半导体层140与第二半导体层150的弯曲度被最小化，因而半导体器件100具有均匀的铝浓度。
参照图1，半导体器件100还可以包括被设置在衬底110与中间层140和150之间且包括非掺杂AlxGa1-xN(0≤x≤1)的第三缓冲层172，以及包括被设置在第三缓冲层130与中间层140和150之间且包括非掺杂氮化镓(GaN)的第四缓冲层174。
第三缓冲层172包括非掺杂AlxGa1-xN(0≤x≤1)以具有改善的晶体特性。当x(铝的浓度)是零时，第三缓冲层172可以包括氮化镓(GaN)。第三缓冲层172和第四缓冲层174堆叠在彼此的顶部以使半导体层的弯曲度最小化。这样，可以抑制因2DEG(二维电子气)引起的电流漏泄。
参照图2，第一半导体层140包括多个第一半导体层140，第二半导体层150包括多个第二半导体层150。第一半导体层140和第二半导体层150彼此交替设置。随着第一半导体层140与第二半导体层150的交替的数量增加，第一半导体层140与第二半导体层150的应力逐渐抵消衬底110、第一缓冲层120或第二缓冲层130的应力。
虽然第一半导体层140和/或第二半导体层150以较慢的生长速率生长，然而第一半导体层140和/或第二半导体层150具有优良的晶体特性。另一方面，当第一缓冲层120和/或第二缓冲层130以较慢的生长速率生长时，第一缓冲层120和/或第二缓冲层130不具有优良的晶体特性。可以使用与在形成第一缓冲层120和/或第二缓冲层130的过程中使用的方法不同的方法来形成第一半导体层140和/或第二半导体层150。本公开文本不限于此。
例如，可以使用MOCVD(金属有机化学气相沉积)、CVD(化学气相沉积)、PECVD(等离子体增强CVD)、MBE(分子束外延)或HVPE(氢化物气相外延)等方法来形成第一半导体层140和/或第二半导体层150。本公开文本不限于此。
参照图3a，示出根据一个示例性实施例的半导体器件200。半导体器件200包括：衬底210；中间层240、250以及260，其中所述中间层包括：第一半导体层240，设置在衬底210上且包括AlxGa1-xN(0≤x≤1)；第二半导体层250，设置在第一半导体层240上且包括非掺杂氮化镓(GaN)；以及第三半导体层260，设置在第二半导体层250上且掺杂有第一掺杂剂；以及驱动单元270，设置在中间层240、250以及260上。
以下可以省略与图1和图2中的相同的说明。
衬底210可以被设置在第一半导体层240、第二半导体层250以及第三半导体层260下方，并可以支撑它们。
第一缓冲层220可以被设置在衬底210上。第二缓冲层230可以被设置在第一缓冲层220上。用于形成第一缓冲层220和/或第二缓冲层230的材料或沉积方法可以与上述相同。
半导体器件200还可以包括介于衬底210与中间层240、250以及260之间的第三缓冲层282和/或第四缓冲层284。第四缓冲层284可以在第三缓冲层282上形成。
第三缓冲层282可以包括非掺杂AlxGa1-xN(0≤x≤1)。第四缓冲层284可以包括非掺杂氮化镓(GaN)。
第三缓冲层282和/或第四缓冲层284可以不掺杂P型掺杂剂以具有优良的晶体特性。这样，第三缓冲层282和/或第四缓冲层284可以改善位于其上的第一半导体层240、第二半导体层250以及第三半导体层260的晶体特性。
第一半导体层240可以包括AlxGa1-xN(0≤x≤1)。根据一个示例性实施例的第一半导体层240可以包括非掺杂AlxGa1-xN(0≤x≤1)。即使第一半导体层240包括非掺杂层，然而第一半导体层240会施加应力以减少由于压电场效应造成的2DEG(二维电子气)。
根据另一个示例性实施例的第一半导体层240可以掺杂第一掺杂剂(其可以是P型掺杂剂)。第一掺杂剂可以是镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)、碳(C)、钡(Ba)等。
第一半导体层240可以掺杂P型掺杂剂以在其中包含空穴。当第一半导体层240包含空穴时，可以抑制由压电场效应造成的电流漏泄，其中压电场效应是由于衬底210、第一缓冲层220、第二缓冲层230、第一半导体层240以及第二半导体层250之间的晶格常数不同产生的压强而在各层之间出现的。当第一半导体层240包含空穴时，可以防止电子停留在第二缓冲层230与第二半导体层250之间。
第二半导体层250可以被设置在第一半导体层240上。第二半导体层250可以包括非掺杂氮化镓(GaN)。由于第一半导体层240和第二半导体层250具有的晶格常数小于衬底210的晶格常数，因而第一半导体层240和第二半导体层250具有的应力与第一缓冲层220和/或第二缓冲层230具有的应力相似。第一半导体层240和第二半导体层250可以施加所述应力，因此可以弯曲成凸面形。此应力抵消了衬底210、第一缓冲层220或第二缓冲层230的应力。通过这种方式，可以减小施加到第二半导体层250上的应力。
第三半导体层260可以被设置在第二半导体层250上。第三半导体层260可以包括氮化镓(GaN)。第三半导体层260可以掺杂第一掺杂剂(其可以是P型掺杂剂)。第一掺杂剂可以是镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)、碳(C)、钡(Ba)等。
由于第三半导体层260具有的晶格常数小于衬底210的晶格常数，因而第三半导体层260具有的应力与第一缓冲层220和/或第二缓冲层230的应力相似。第三半导体层260可以施加所述应力，因此可以弯曲成凸面形。此应力抵消了衬底210、第一缓冲层220或第二缓冲层230的应力。
第三半导体层260可以使半导体器件200中的P型掺杂区最小化。这样，第三半导体层260可以使因P型掺杂剂造成的氮化物半导体的晶体质量恶化最小化。第三半导体层260可以薄于第二半导体层250。
第三半导体层260可以具有处于10nm至100nm范围的厚度。当第三半导体层260具有10nm以下的厚度时，不能获得2DEG(二维电子气)补偿效果。当第三半导体层260具有100nm以上的厚度时，其晶体特性会受到不利影响。
第三半导体层260可以在其中包含空穴。当第一半导体层240包含空穴时，可以抑制由压电场效应造成的电流漏泄，其中压电场效应是由于衬底210、第一缓冲层220、第二缓冲层230、第一半导体层240以及第二半导体层250之间的晶格常数不同产生的压强而在各层之间出现的。
在根据一个示例性实施例的半导体器件200中，由于各层的应力之间的抵消，因而可以使半导体器件的弯曲度最小化。随着半导体器件200的弯曲度最小化，可以使每一个半导体层的整个区域的浓度均匀。
虽然第一半导体层240、第二半导体层250和/或第三半导体层260以较慢的生长速率生长，然而第一半导体层240、第二半导体层250和/或第三半导体层260具有优良的晶体特性。另一方面，当第一缓冲层220和/或第二缓冲层230以较慢的生长速率生长时，第一缓冲层220和/或第二缓冲层230不具有优良的晶体特性。可以使用与在形成第一缓冲层220和/或第二缓冲层230的过程中使用的方法不同的方法来形成第一半导体层240、第二半导体层250以及第三半导体层260。本公开文本不限于此。
例如，可以使用MOCVD(金属有机化学气相沉积)、CVD(化学气相沉积)、PECVD(等离子体增强CVD)、MBE(分子束外延)或HVPE(氢化物气相外延)等方法来形成第一半导体层240、第二半导体层250和/或三半导体层260。本公开文本不限于此。
图3b为根据与图3a不同的示例性实施例的半导体器件200的剖视图。
参照图3b，半导体器件200还可以包括介于中间层240、250以及260与驱动单元270之间的第三缓冲层286和/或第四缓冲层288。
第三缓冲层286可以包括非掺杂AlxGa1-xN(0≤x≤1)。即，具有与被设置在中间层240、250以及260下方的第三缓冲层282的组分相同的第三缓冲层286可以被设置在中间层240、250以及260上方。
第四缓冲层288可以包括非掺杂氮化镓(GaN)。即，具有与被设置在中间层240、250以及260下方的第四缓冲层284的组分相同的第四缓冲层288可以被设置在中间层240、250以及260上方。
第三缓冲层286和/或第四缓冲层288可以不掺杂P型掺杂剂以具有优良的晶体特性。这样，第三缓冲层286和/或第四缓冲层288可以改善设置在其上方的驱动单元270的晶体特性。
参照图4，第一半导体层240、第二半导体层250以及第三半导体层260可以分别包括多个第一半导体层、多个第二半导体层以及多个第三半导体层。第一半导体层240、第二半导体层250以及第三半导体层260可以彼此交替设置。随着第一半导体层240、第二半导体层250以及第三半导体层260的交替的数量增加，第一半导体层240、第二半导体层250以及第三半导体层260的应力逐渐抵消衬底210、第一缓冲层220或第二缓冲层230的应力。
图5为根据一个示例性实施例的半导体器件的驱动单元300的结构的剖视图。
参照图5，驱动单元300可以包括具有第一导电类型半导体层320、第二导电类型半导体层340以及被设置在第一导电类型半导体层320与第二导电类型半导体层340之间的有源层的发光结构315。发光结构315可以被设置在中间层310上方。本公开文本不限于此。中间层310可以由用于使发光结构315的晶格常数与被设置在中间层310下方的层的晶格常数彼此匹配的材料构成。
有源层330可以被设置在第一导电类型半导体层320与第二导电类型半导体层340之间。
第一导电类型半导体层320与第二导电类型半导体层340中的一个可以被实现为掺杂有P型掺杂剂的P型半导体层。第一导电类型半导体层320与第二导电类型半导体层340中的另一个可以被实现为掺杂有N型掺杂剂的N型半导体层。当第一导电类型半导体层320被实现为P型半导体层时，第二导电类型半导体层340可以被实现为N型半导体层，反之亦然。
P型半导体层可以包括半导体材料，其中所述半导体材料具有掺杂有诸如镁(Mg)、锌(Zn)、钙(Ca)、锶(Sr)、碳(C)、钡(Ba)等P型掺杂剂的InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，以及0≤x+y≤1)(例如为氮化镓(GaN)、氮化铝(AlN)、氮化镓铝(AlGaN)、氮化镓铟(InGaN)、氮化铟(InN)、氮化镓铝铟(InAlGaN)、氮化铟铝(AlInN)等)组分。
N型半导体层可以包括半导体材料，其中所述半导体材料具有掺杂有诸如硅(Si)、锗(Ge)、锡(Se)、硒(Te)、碲(Te)等N型掺杂剂的InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，以及0≤x+y≤1)(例如为氮化镓(GaN)、氮化铝(AlN)、氮化镓铝(AlGaN)、氮化镓铟(InGaN)、氮化铟(InN)、氮化镓铝铟(InAlGaN)、氮化铟铝(AlInN)等)组分。
有源层330可以被设置在第一导电类型半导体层320与第二导电类型半导体层340之间。有源层330可以是使用III族至V族化合物半导体材料的单个或多个量子阱结构、量子线结构、量子点结构等。
当有源层330具有量子阱结构时，所述量子阱结构可以是包括阱层和势垒层的单个或多个量子阱结构，其中所述阱层具有InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，以及0≤x+y≤1)组分，所述势垒层具有InaAlbGa1-a-bN(0≤a≤1，0≤b≤1，以及0≤a+b≤1)组分。所述阱层可以包括能带隙小于势垒层的能带隙的材料。
导电的覆层(未示出)可以被设置在有源层330上方和/或下方。导电的覆层(未示出)可以包括AlGaN基半导体材料，并且可以具有比有源层330的能带隙大的能带隙。
图6为根据另一个示例性实施例的驱动单元400的结构的剖视图。
参照图6，驱动单元400可以包括：第一材料层410；第二材料层420，设置在第一材料层410上且供应沟道；源极430，设置在第二材料层420上；栅极440，设置在第二材料层420上；以及漏极450，设置在第二材料层420上。
第一材料层410可以具有比第二材料层420更小的极化率和能带隙。第一材料层410可以是半导体层。例如，第一材料层410可以包括氮化镓(GaN)或氮化镓铟(InGaN)。本公开文本不限于此。
第二材料层420可以是半导体层。例如，第二材料层420可以主要由氮化镓铝(AlGaN)或氮化铝(AlN)组成。本公开文本不限于此。
由于第一材料层410与第二材料层420之间的极化率的不同，因而第二材料层420可发生极化。
第二材料层420的电荷可以是极化电荷。在第一材料层410与第二材料层420之间的界面处出现的电荷可以是二维电子气(2DEG)。第二材料层420可以是沟道供应层(channel supply layer)以促使在第一材料层410中形成2DEG沟道。在第二材料层420中，二维电子气可以抵消因极化造成的表面电荷。第一材料层410可以是沟道形成层。
源极430、栅极440以及漏极450可以被设置在第二材料层420上。源极430、栅极440以及漏极450彼此可以间隔开。
根据另一个示例性实施例，绝缘层(未示出)可以被设置在栅极440与第二材料层420之间。所述绝缘层(未示出)可以包括电气绝缘材料。例如，所述电气绝缘材料可以包括Al2O3、SiO2或SiN。
根据上述示例性实施例的半导体器件可以包括中间层。这样，可以抑制由于压电场效应引起的电流漏泄。结果是，能够可靠运行驱动单元。
就配置和制造工艺而言，根据本公开文本的半导体器件不局限于上述示例性实施例。全部或部分上述示例性实施例可以彼此选择性合并，使得上述示例性实施例可以进行各种变型。
在本公开文本的至少一个实施例中而不必是全部实施例中包括所描述的与实施例有关的特定特征、结构或特性。此外，可以以任何适当的方式将本公开文本的任何具体实施例的特定特征、结构或特性与一个或多个其它实施例进行合并，或者可以由实施例所属领域的技术人员进行改变。因此，应当理解，与这种组合或改变相关的内容落入本公开文本的精神和范围内。
虽然已参照许多说明性实施例描述了实施例，然而应当理解，本领域技术人员可以设计出许多落入实施例的本质方案(intrinsic aspect)的范围的其它变型和应用。更具体地，在实施例的具体组成元件中可以有各种变化和变型。另外，应当理解，与变化和变型有关的差异也落入由附加的权利要求限定的本公开文本的精神和范围内。

Claims (14)

1.一种半导体器件，包括：
衬底；
中间层，包括：第一半导体层，设置在所述衬底上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN且0≤x≤1；以及第二半导体层，设置在所述第一半导体层上且包括非掺杂氮化镓(GaN)；
驱动单元，设置在所述第二半导体层上；
第三缓冲层，设置在所述衬底与所述中间层之间，并且该第三缓冲层包括非掺杂AlxGa1-xN且0≤x≤1；以及
第四缓冲层，设置在所述第三缓冲层与所述中间层之间且包括非掺杂氮化镓(GaN)。
2.根据权利要求1所述的器件，其中所述中间层包括多个所述第一半导体层以及多个所述第二半导体层，
其中所述第一半导体层与所述第二半导体层彼此交替。
3.一种半导体器件，包括：
衬底；
中间层，包括：第一半导体层，设置在所述衬底上且包括AlxGa1-xN且0≤x≤1；第二半导体层，设置在所述第一半导体层上且包括非掺杂氮化镓(GaN)；以及第三半导体层，设置在所述第二半导体层上且掺杂有第一导电类型掺杂剂；
驱动单元，设置在所述第三半导体层上；
第三缓冲层，设置在所述衬底与所述中间层之间，并且该第三缓冲层包括非掺杂AlxGa1-xN且0≤x≤1；以及
第四缓冲层，设置在所述第三缓冲层与所述中间层之间且包括非掺杂氮化镓(GaN)。
4.根据权利要求3所述的器件，其中所述第一半导体层掺杂有第一导电类型掺杂剂。
5.根据权利要求3所述的器件，其中所述第三半导体层具有10nm至100nm的厚度。
6.根据权利要求3所述的器件，其中所述第一半导体层是非掺杂的。
7.根据权利要求3所述的器件，其中所述中间层包括多个所述第一半导体层、多个所述第二半导体层以及多个所述第三半导体层，
其中所述第一半导体层、所述第二半导体层以及所述第三半导体层彼此交替。
8.根据权利要求6所述的器件还包括：第三缓冲层，包括非掺杂AlxGa1-xN且0≤x≤1；以及第四缓冲层，包括非掺杂氮化镓(GaN)；
其中另一组第三缓冲层和第四缓冲层被设置在所述中间层与所述驱动单元之间。
9.根据权利要求1或3所述的器件，其中所述衬底包括从包括硅(Si)、锗(Ge)、砷化镓(GaAs)、氧化锌(ZnO)、碳化硅(SiC)、锗化硅(SiGe)、氮化镓(GaN)以及三氧化二镓(Ga2O3)的组里选择的至少一个。
10.根据权利要求1或3所述的器件，其中所述第一导电类型掺杂剂是P型掺杂剂。
11.根据权利要求1或3所述的器件，还包括被设置在所述衬底与所述缓冲层之间且包括氮化铝(AlN)的第一缓冲层。
12.根据权利要求11所述的器件，还包括被设置在所述第一缓冲层与所述缓冲层之间且包括氮化镓铝(AlGaN)的第二缓冲层。
13.根据权利要求1或3所述的器件，其中所述驱动单元包括：
第一材料层，用来形成沟道；
第二材料层，设置在所述第一材料层上以供应所述沟道；以及
源极、栅极和漏极，分别设置在所述第二材料层上。
14.根据权利要求1或3所述的器件，其中所述驱动单元包括第一导电类型半导体层、第二导电类型半导体层以及位于所述第一导电类型半导体层与所述第二导电类型半导体层之间的有源层。
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