CN102967326B - 一种基于Nios II处理器的编码器接口测试装置 - Google Patents

Abstract

本发明公开了一种基于Nios？II处理器的编码器接口测试装置，包括FPGA芯片和与其相连的增量式TTL接口模块、增量式正余弦接口模块、绝对式接口模块、显示屏和PS/2接口设备，其中，增量式TTL接口模块用于与增量式TTL接口类型的编码器连接，增量式正余弦接口模块用于与增量式正余弦接口类型的编码器连接，绝对式接口模块用于与绝对式编码器连接，以将其输出的串行数字信号进行差分信号和单端信号之间相互转换，FPGA芯片包括有内嵌在片内的NiosII处理器，其对输入的信号进行处理，实现对编码器接口的测试。本发明的装置可以解决现有编码器测试平台中编码器接口不能相互兼容问题和携带不方便问题，具有成本低、功能强、体积小、结构紧凑、集成度高的特点。

Description

一种基于Nios II处理器的编码器接口测试装置

技术领域

本发明属于编码器检测领域，具体涉及一种编码器接口测试装置，用于数控系统中编码器接口信号测试。

背景技术

在数控系统中，编码器是测量系统的核心功能部件，其按照工作原理不同可分为增量式编码器和绝对式编码器。增量式编码器是将位移转换成周期性的电信号，再把这个电信号转变成计数脉冲，用脉冲的个数表示位移的大小。而绝对式编码器的每一个位置对应一个确定的数字码，它的示值只与测量的起始和终止位置有关。增量式编码器接口类型有1Vpp正余弦脉冲和TTL电平脉冲，而绝对式编码器因编码器厂家的不同其接口类型不同，主要有海德汉的Endat接口、IC-Haus的BISS接口、多摩川、斯特曼hiperface协议、SSI。

编码器在安装之后，需要针对其接口类型进行开发，同时还需要对其测试或者参数调整。一些编码器厂商会提供针对其生产编码器进行测试软硬件平台，如海德汉公司的IK215PC计算机扩展卡和ATS（AdjustingandTestingSoftware）调试软件、IC-Haus公司的SinCosYzerWorkstation测试平台和RENISHAW公司的SiGNUM测试平台。目前的测试平台能对自家接口的编码器进行完整的测试。但是这些测试平台存在以下问题：

1.只能对厂家自己定义接口的编码器进行测试，无法兼容其他厂家接口的编码器；

2.采用编码器接口卡和PC机架构，体积比较庞大，携带不方便，不利于工业现场测试，同时PC机成本也比较高；

发明内容

本发明提供一种基于NiosII处理器的编码器接口测试装置，解决现有编码器测试平台中编码器接口不能相互兼容问题和携带不方便问题，具有成本低、功能强、体积小、结构紧凑、集成度高的特点。

本发明解决其技术问题所采用下述的技术方案：

一种基于NiosII处理器的编码器接口测试装置，包括一个大规模现场可编程门阵列（以下简称FPGA）芯片、两个同步动态随机存储器（以下简称SDRAM）芯片、一个Flash存储芯片、增量式TTL接口模块、增量式正余弦接口模块、绝对式接口模块、一个液晶显示屏LCD、PS/2接口鼠标和键盘。增量式TTL接口模块由两个差分转单端信号芯片组成，增量式正余弦接口模块由两个差分比例放大器和一个AD采集芯片组成。

本发明采用SOPC（SystemOnaProgrammableChip,可编程片上系统）技术，利用FPGA的可编程特性，在单个FPGA芯片中内嵌NiosII处理器，代替专用嵌入式处理器芯片。在同一FPGA芯片中，同时集成了SDRAM接口控制器、Flash接口控制器、LCD接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、绝对式接口控制器、PS/2接口控制器。将FPGA与SDRAM存储器、Flash芯片、LCD显示屏、增量式TTL接口模块、增量式正余弦接口模块、绝对式接口模块、PS/2接口鼠标键盘外围控制电路整合在一起，形成一个独立的、高集成度、可编程的嵌入式测试系统。

本发明的NiosII处理器是该装置的处理核心，其通过Alavon总线分别与片内的SDRAM接口控制器、Flash接口控制器、LCD接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、绝对式接口控制器、PS/2接口控制器相连。装置上电启动后，FPGA先从Flash芯片读取配置程序，完成配置后，启动NiosII处理器。NiosII处理器从Flash读取系统程序，然后把程序加载到SDRAM中。NiosII处理器分别对LCD接口控制器、PS/2接口控制器、增量式TTL接口控制器、增量式正余弦接口控制器、绝对式接口控制器进行初始化。LCD接口控制器初始化时先在SDRAM开辟一个内存区域，用于图像数据缓存和更新，然后对LCD接口控制器内部SGDMA(Scatter-GatherDMA)控制器初始化，并启动SGDMA传输。PS/2接口控制器初始化主要是内部寄存器复位操作和中断向量注册。增量式TTL接口控制器、增量式正余弦接口控制器、绝对式接口控制器初始化也是内部寄存器复位操作。NiosII处理器在设备初始化之后，启动操作系统运行，通过响应用户操作命令完成相应程序运行。

本发明的LCD接口控制器用于驱动LCD显示屏和LCD显示屏图像数据更新。LCD接口控制器包括SGDMA控制器、FIFO缓冲器、LCD时序发生器。SGMDA控制器的数据和指令端口挂在Avalon总线的主端口上，通过Avalon总线连接到SDRAM接口控制器的从端口上。SGDMA数据的另一端口挂在Avalon总线的流模式主端口，通过Avalon总线连接到FIFO缓冲器的流模式从端口。FIFO缓冲器一端与SGDMA控制器相连接，一端通过Avalon总线与LCD时序发生器相连接。LCD时序发生器一端与FIFO缓冲器相连接，一端通过FPGA芯片IO引脚与外部LCD显示屏相连接。SGDMA控制器启动传输后，通过SDRAM接口控制器读取片外SDRAM存储器内存储的图像数据，将数据传输到FIFO缓冲器中进行缓存。FIFO缓冲器根据LCD时序发生器的输入的读信号，向LCD时序发生器传输图像数据，LCD时序发生器按照LCD显示屏要求的时序将读取的图像数据传输到LCD显示屏，驱动LCD显示屏正常工作。

本发明的PS/2接口控制器用于读取用户操作鼠标或者键盘信号。PS/2接口控制器包括Avalon总线接口模块、数据接收模块。数据接收模块通过FPGAIO引脚与片外PS/2接口相连，根据PS/2接口规范读取鼠标或者键盘数据，然后将接收数据传输给Avalon接口模块。Avalon接口模块通过Avalon总线与NiosII处理器相连，Avalon接口模块以中断的形式将从数据模块接收到的数据传输给NiosII处理器。

本发明的增量式TTL接口控制器用于读取增量式TTL编码器数据，增量式TTL接口控制器包括Avalon接口模块、TTL脉冲计数模块。TTL脉冲计数模块通过FPGAIO引脚与片外增量式TTL接口相连，通过对输入FPGA内部的脉冲进行计数，将位置计数值传输给Avalon接口模块。NiosII处理器通过Avalon接口模块读取增量式TTL脉冲计数数据。

本发明的增量式正余弦接口控制器用于读取增量式正余弦编码器数据。增量式正余弦接口控制器包括AD采集控制器、DMA（DirectMemoryAccess直接存储器存取）控制器、FIFO缓冲器、正余弦细分模块、Avalon接口模块。AD采集控制器用于片外增量式正余弦接口模块中AD转换芯片的采集数据控制。AD采集控制器将采集编码器数据传输给正余弦细分模块进行细分处理，正余弦细分模块将从AD采集控制器接收到数据进行高倍细分处理，将细分处理后数据通过Avalon接口模块，然后NiosII处理器再通过Avalon接口模块读取细分后的数据。另一方面AD采集控制器将采集编码器数据传输存入FIFO缓冲器中，当FIFO缓冲器数据存满后，启动DMA控制器进行数据传输。DMA控制器读取FIFO缓冲器内部数据，将数据通过Avalon总线和SDRAM接口控制器写入片外SDRAM存储器中，NiosII处理器通过读取片外SDRAM存储器数据，对数据进行分析处理。

本发明的绝对式接口控制器用于绝对式编码器数据读取。绝对式接口控制器包含Avalon总线接口模块、Endat接口模块、BISS接口模块、多摩川接口模块、SSI接口模块。Endat接口模块用于接收Endat接口类型编码器数据，BISS接口模块用于接收BISS接口类型编码器数据、多摩川接口模块用于接收多摩川接口类型编码器数据、SSI接口模块用于接收SSI接口类型编码器数据。上述Endat、BISS、多摩川、SSI接口模块共用相同FPGAIO引脚，具体类型选择由NiosII处理器通过Avalon总线接口模块进行选择。

本发明的有益效果是：

1.本发明采用SOPC技术在单片FPGA芯片集成所需接口模块，集成度高，体积小，结构紧凑，便于工业现场携带。

2.本发明集成市场上常用的不同类型编码器接口，能够适用不同用户使用需求，具有较广的使用意义。

3.本发明采用嵌入式设计方案，较PC机结构相比，成本更低，更容易推广。

4.本发明采用FPGA芯片作为核心芯片，利用可编程特性，可以方便对系统进行升级，缩短研发周期。

附图说明

图1为本发明实施例装置的结构示意图；

图2为本发明实施例装置的FPGA程序示意图；

图3为本发明实施例装置的LCD接口控制器示意图；

图4为本发明实施例装置的PS/2接口控制器示意图；

图5为本发明实施例装置的增量式TTL接口控制器示意图；

图6为本发明实施例装置的增量式正余弦接口控制器示意图；

图7为本发明实施例装置的绝对式接口控制器示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，下述实施例仅是说明性的，并本不构成对本发明的限定。

图1是本发明的装置结构示意图。该装置包括一个FPGA芯片1、两个SDRAM存储器5、一个Flash存储器6、增量式TTL接口模块2、增量式正余弦接口模块3、绝对式接口模块4、LCD显示屏7、PS/2接口鼠标和键盘8。装置中增量式TTL接口模块2、增量式正余弦接口模块3、绝对式接口模块4、SDRAM存储器5、Flash存储器6、LCD显示屏7、PS/2接口鼠标和键盘8分别通过FPGA芯片1的IO引脚与FPGA芯片1相连。

增量式TTL接口模块2用于增量式TTL接口类型的编码器的连接，将增量式TTL接口编码器输出的差分信号转换成单端脉冲信号，然后将转换后单端脉冲信号通过FPGA芯片1的IO引脚传给FPGA芯片。增量式TTL接口模块2包括差分接收芯片，本发明优选TI公司的AM26LV32差分接收芯片。

增量式正余弦接口模块3用于增量式正余弦接口类型的编码器的连接，将增量式正余弦接口编码器输出的差分信号进行滤波、放大调理，然后将调理后的模拟信号传输给ADC芯片进行模数转换，最后将模数转换后数字信号通过FPGA芯片1的IO引脚传输给FPGA芯片。增量式正余弦接口模块3包括差分比例电路和ADC转换电路。本实施例中的差分比例电路优选TI公司的OPA2131芯片、ADC转换电路优选ADI公司的AD9238芯片。

绝对式接口模块4用于绝对式编码器的连接，将绝对式编码器输出的串行数字信号通过RS485接口芯片进行差分信号和单端信号之间相互转换，通过FPGA芯片1的IO引脚与FPGA芯片进行半双工通信。本实施例的RS485接口芯片优选SIPEX公司的SP3485芯片。

SDRAM存储器5用于提供程序运行时的存储器空间。Flash存储器6用于保存运行的程序和系统启动代码。

本发明采用SOPC（SystemOnaProgrammableChip,可编程片上系统）技术，利用FPGA的可编程特性，在单个FPGA芯片1中内嵌NiosII处理器11，代替专用嵌入式处理器芯片。如图2所示在同一FPGA芯片1中，同时集成了SDRAM接口控制器15、Flash接口控制器16、LCD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、绝对式接口控制器14、PS/2接口控制器18。将FPGA芯片（已完成）1与SDRAM存储器5、Flash存储器6、LCD显示屏7、增量式TTL接口模块2、增量式正余弦接口模块3、绝对式接口模块4、PS/2接口鼠标键盘8外围控制电路整合在一起，形成一个独立的、高集成度、可编程的嵌入式测试系统。

LCD接口控制器17用于读取SDRAM存储器5中的图像数据，并将读取的图像数据传输给LCD显示屏7。如图3所示，LCD接口控制器17包括SGDMA控制器171、FIFO缓冲器172、LCD时序发生器173。SGMDA控制器171的数据和指令端口挂在Avalon总线19的主端口上，通过Avalon总线19连接到SDRAM接口控制器15的从端口上。SGDMA控制器171另一端与FIFO缓冲器172相连。FIFO缓冲器172一端与SGDMA控制器171相连接，另一端与LCD时序发生器173相连接。LCD时序发生器173一端与FIFO缓冲器172相连接，一端通过FPGA芯片1的IO引脚与LCD显示屏7相连接。SGDMA控制器171启动传输后，通过SDRAM接口控制器15读取SDRAM存储器5的图像数据，将读取的图像数据传输到FIFO缓冲器172中进行缓存。FIFO缓冲器172根据LCD时序发生器173发出的读信号向LCD时序发生器173传输图像数据，LCD时序发生器173按照LCD显示屏7的时序要求将读取的图像数据传输到LCD显示屏7，驱动LCD显示屏7正常显示。

PS/2接口控制器18用于读取用户操作的PS/2接口鼠标或者键盘数据，并将读到的数据通过Avalon总线19传输给NiosII处理器11。如图4所示，PS/2接口控制器18包括PS/2Avalon总线接口模块181、PS/2数据处理模块182。PS/2数据处理模块182通过FPGA芯片1的IO引脚与PS/2接口鼠标或者键盘相连，根据PS/2接口规范读取鼠标或者键盘数据，然后将读取数据传输给PS/2Avalon接口模块181。PS/2Avalon接口模块181通过Avalon总线19与NiosII处理器11相连，PS/2Avalon接口模块181以中断的形式将读到的数据通过Avalon总线19传输给NiosII处理器11。

增量式TTL接口控制器12用于对增量式TTL接口模块2输出的脉冲信号进行计数。增量式TTL接口控制器12如图5所示，包括TTLAvalon接口模块121、TTL脉冲计数模块122。TTL脉冲计数模块122通过FPGA芯片1的IO引脚与增量式TTL接口模块2相连，通过对输入FPGA内部的脉冲进行计数，将计数值通过TTLAvalon接口模块121传输给NiosII处理器11。

增量式正余弦接口控制器13用于对增量式正余弦接口模块3中ADC转换电路控制和数据读取，然后对采集的数据进行细分处理，同时将采集的数据和细分处理后的数据传输给NiosII处理器11。如图6所示，增量式正余弦接口控制器13包括AD采集控制器131、正余弦细分模块132、FIFO缓冲器133、DMA（DirectMemoryAccess直接存储器存取）控制器134、正余弦Avalon接口模块135。AD采集控制器131用于增量式正余弦接口模块3中AD转换芯片的采集控制和数据读取。AD采集控制器131将采集的正余弦编码器数据传输给正余弦细分模块132，正余弦细分模块132对从AD采集控制器131接收到的数据进行高倍细分处理，将细分处理后的数据通过正余弦Avalon接口模块135传输给NiosII处理器11。另一方面AD采集控制器131将采集的正余弦编码器数据存入FIFO缓冲器133中，当FIFO缓冲器133数据存满时，向DMA控制器134发出传输请求，DMA控制器134收到FIFO缓冲器133发出的传输请求后，DMA控制器134从FIFO缓冲器133读取存储的采集数据，通过正余弦Avalon接口模块135将数据传输给NiosII处理器11。

绝对式接口控制器14用于读取绝对式编码器数据，通过对绝对式接口模块4与绝对式编码器进行半双工通信。如图7所示，绝对式接口控制器14包含绝对式Avalon总线接口模块145、Endat接口模块141、BISS接口模块142、多摩川接口模块143、SSI接口模块144。Endat接口模块141用于读取Endat接口类型编码器数据，BISS接口模块142用于读取BISS接口类型编码器数据，多摩川接口模块143用于读取多摩川接口类型编码器数据、SSI接口模块144用于读取SSI接口类型编码器数据。所述的Endat接口模块141、BISS接口模块142、多摩川接口模块143、SSI接口模块144共用一个绝对式接口模块4和相同FPGA芯片1IO引脚，具体接口类型选择由NiosII处理器11通过绝对式Avalon总线接口模块145进行选择。

NiosII处理器11是本装置的核心处理器，其通过Alavon总线19分别与SDRAM接口控制器15、Flash接口控制器16、LCD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、绝对式接口控制器14、PS/2接口控制器18相连。NiosII处理器11可以通过Alavon总线19对SDRAM接口控制器15、Flash接口控制器16、LCD接口控制器17、增量式TTL接口控制器12、增量式正余弦接口控制器13、绝对式接口控制器14、PS/2接口控制器18初始化或者数据读写操作。NiosII处理器11是Altera公司推出的采用哈佛结构、具有32位指令集的第二代片上可编程的软核处理器,主要有三种类型：NiosII/f（快速）——最高的系统性能，中等FPGA使用量；NiosII/s（标准）——高性能，低FPGA使用量；NiosII/e(经济)——低性能，最低的FPGA使用量。为了获得最高系统性能，本发明优选NiosII/f（快速）作为装置核心处理器。

本发明FPGA芯片1优选Altera公司的CycloneIV芯片，SDRAM存储器5优选Hynix公司的HY57V561620芯片,Flash存储器6优选SPANSION公司的S29GL064N芯片，LCD显示屏7优选群创公司的分辨率为800*480的7英寸LCD显示屏，PS/2接口鼠标和键盘8优选惠普公司的键鼠套装。

本发明工作过程如下：装置通过增量式TTL接口模块2或者增量式正余弦接口模块3或者绝对式接口模块4连接增量式TTL接口编码器或者增量式正余弦接口编码器或者绝对式编码器，对连接的编码器进行测试。装置上电复位后，FPGA芯片1先从Flash存储器6读取配置程序，完成配置后，启动NiosII处理器11。NiosII处理器11从Flash存储器6读取系统程序，然后把程序加载到SDRAM存储器5中。NiosII处理器11分别对LCD接口控制器17、PS/2接口控制器18、增量式TTL接口控制器12、增量式正余弦接口控制器13、绝对式接口控制器14初始化。LCD接口控制器17初始化时先在SDRAM存储器5开辟一个内存区域，用于图像数据缓存和更新，然后对LCD接口控制器17内部SGDMA控制器171初始化，启动SGDMA传输，将图像数据不断传输到LCD显示屏7上。PS/2接口控制器18初始化主要是PS/2数据处理器182内部寄存器复位操作和中断向量注册，初始化完成之后，就可以对用户操作鼠标或者键盘数据进行响应和处理。增量式TTL接口控制器12初始化主要是对TTL脉冲计数模块122中内部计数寄存器清零。增量式正余弦接口控制器13初始化主要是清空FIFO缓冲器133、启动AD采集控制器131采集数据和启动DMA控制器134进行数据传输。绝对式接口控制器14初始化是通过依次配置Endat接口模块141、BISS接口模块142、SSI接口模块143、多摩川接口模块144进行绝对式编码器接口类型识别，若识别未成功则提示出错，用户可以自己选择对应绝对式接口类型。当NiosII处理器11完成设备初始化之后，用户可以根据需要选择不同内容进行编码器测试。

Claims (3)

1.一种基于NiosII处理器的编码器接口测试装置，包括FPGA芯片(1)和与该FPGA芯片(1)相连的增量式TTL接口模块(2)、增量式正余弦接口模块(3)、绝对式接口模块(4)、显示屏(7)和PS/2接口设备(8)，其中，

所述增量式TTL接口模块(2)用于与增量式TTL接口类型的编码器连接，以将其输出的差分信号转换成单端脉冲信号后输入到FPGA芯片(1)；

所述增量式正余弦接口模块(3)用于与增量式正余弦接口类型的编码器连接，以将其输出的差分信号进行滤波、放大调理以及模数转换后输入到所述FPGA芯片(1)中；

所述绝对式接口模块(4)用于与绝对式编码器连接，以将其输出的串行数字信号进行差分信号和单端信号之间相互转换，并与FPGA芯片(1)进行半双工通信；

所述FPGA芯片(1)包括有内嵌在片内的NiosII处理器(11)，其对输入的信号进行处理，实现对编码器接口的测试；

其中，所述FPGA芯片中还包括集成在片内并与所述NiosII处理器(11)通过总线分别连接的显示屏接口控制器(17)、增量式TTL接口控制器(12)、增量式正余弦接口控制器(13)、绝对式接口控制器(14)和PS/2接口控制器(18)，其中，所述增量式TTL接口控制器(12)、增量式正余弦接口控制器(13)和绝对式接口控制器(14)分别与所述增量式TTL接口模块(2)、增量式正余弦接口模块(3)和绝对式接口模块(4)连接，用于控制对各自对应的接口模块的数据读写；所述显示屏接口控制器(17)和PS/2接口控制器(18)分别与显示屏和PS/2接口设备连接，用于控制显示屏的输出和控制PS/2接口设备的输入；

所述增量式TTL接口控制器(12)包括TTLAvalon接口模块(121)和TTL脉冲计数模块(122)，其中所述TTL脉冲计数模块(122)通过FPGA芯片(1)的IO引脚与增量式TTL接口模块(2)相连，用于对输入FPGA内部的脉冲进行计数，并将计数值通过TTLAvalon接口模块(121)传输给NiosII处理器(11)；

所述增量式正余弦接口控制器(13)包括AD采集控制器(131)、正余弦细分模块(132)、FIFO缓冲器(133)、DMA控制器(134)和正余弦Avalon接口模块(135)，其中AD采集控制器(131)将采集的正余弦编码器数据传输给正余弦细分模块(132)，该正余弦细分模块(132)对从AD采集控制器(131)接收到的数据进行细分处理，将细分处理后的数据通过正余弦Avalon接口模块(135)传输给NiosII处理器(11)，采集的正余弦编码器数据存入FIFO缓冲器(133)中，当FIFO缓冲器(133)数据存满时，向DMA控制器(134)发出传输请求，该DMA控制器(134)收到FIFO缓冲器(133)发出的传输请求后，从中读取存储的采集数据；

所述绝对式接口控制器(14)包含绝对式Avalon总线接口模块(145)、Endat接口模块(141)、BISS接口模块(142)、多摩川接口模块(143)、SSI接口模块(144)，其中，Endat接口模块(141)用于读取Endat接口类型编码器数据，BISS接口模块(142)用于读取BISS接口类型编码器数据，多摩川接口模块(143)用于读取多摩川接口类型编码器数据，SSI接口模块(144)用于读取SSI接口类型编码器数据。

2.根据权利要求1所述的一种基于NiosII处理器的编码器接口测试装置，其特征在于，该装置还包括SDRAM存储器(5)和Flash存储器(6)，用于提供存储器空间以存储装置运行时的程序和启动代码。

3.根据权利要求2所述的一种基于NiosII处理器的编码器接口测试装置，其特征在于，所述FPGA芯片(1)中还包括集成在片内并与所述NiosII处理器(11)通过总线分别连接的SDRAM接口控制器(15)、Flash接口控制器(16)，分别用于控制SDRAM存储器(5)和Flash存储器(6)的读写。