CN101408774A - 兼容多种编码器接口的交流伺服驱动器 - Google Patents

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Abstract

本发明的兼容多种编码器通用交流伺服驱动器，包括数字信号处理器，可编程逻辑器件，显示按键，电机驱动，外部通讯和兼容多种编码器接口。交流伺服驱动器通过兼容多种编码器接口可以兼容市场上各种品牌的增量式和绝对式编码器，实现了对增量式编码器和绝对式编码器的兼容，提高了交流伺服驱动器的适用范围，在使用高分辨率的绝对式编码器的条件下，对交流伺服驱动器的控制精度和响应速度都有相应的提升，具有很好的实际应用价值和市场竞争力。

Description

兼容多种编码器接口的交流伺服驱动器
技术领域
本发明涉及交流伺服驱动器，尤其是兼容多种编码器接口的交流伺服驱动器。
背景技术
交流伺服驱动器包括数字信号处理器，可编程逻辑器件，与数字信号处理器相连的显示按键，电机驱动和外部通讯，以及与可编程逻辑器件相连的外部控制信号和连接旋转式光电编码器的编码器接口。
旋转式光电编码器包括增量式编码器和绝对式编码器。其中大多数国产的驱动器厂家使用的是增量式光电编码器，而国外伺服驱动器厂家大多运用高分辨率的绝对式编码器。
与国外伺服驱动器厂家采用的高分辨率绝对式编码器相比，普通增量式编码器不需要在驱动器软件中加入与编码器通讯的程序，只需要对其输出的脉冲进行计数和辨别方向即可，使用相对比较简单。此外，由于绝对式编码器通讯采样的是串行通讯模式，数据采样的实时性不如增量式编码器的直接计数模式。最重要的一点是，国外驱动器厂家采用的17bit的绝对式编码器的价格比大多数国产驱动器厂家使用的同品牌的2500线增量式编码器要高50％。在这种情况下使用增量式编码器对于国内驱动器市场来说，更具有价格竞争力。
但是，相对于绝对式编码器，增量式编码器需要更多连接线和硬件接口处理，例如TAMALAGAWA的2500线的增量式编码器需要的硬件连接线是14根，而同品牌的17bit的绝对式编码器的硬件连线则只需要4根。此外在编码器报警或者掉电之后，使用增量式编码器的驱动器需要重新对电机进行初始定位之后才能正常运行，而绝对式编码器即使掉电也能实时记忆当前位置，驱动器只需要读取当前编码器的位置不需要对电机进行初始定位。此外，绝对式编码器具有比增量式更高的分辨率，目前伺服驱动器行业使用的增量式编码器的最高分辨率基本在3600线以下，而行业中使用的绝对式编码器的单圈分辨率可以达到24甚至37bit。提高编码器的分辨率可以对驱动器的定位精度和速度环响应都有相应的改善，以满足高精度，快速响应的应用场合的要求，这也是目前国产驱动器和国外品牌的两个最明显的差距。
目前市场上的各种交流伺服驱动器的编码器接口只适用于增量式光电编码器，不仅无法使用更高分辨率的绝对式编码器，也无法实现对增量式编码器和绝对式编码器的兼容。
发明内容
本发明的目的是提供一种兼容多种编码器接口的通用交流伺服驱动器，以实现驱动器和各种编码器的接口连接，满足各种成本和性能的要求，提高驱动器的实用性和市场竞争力。
本发明的兼容多种编码器通用交流伺服驱动器，包括数字信号处理器，可编程逻辑器件，与数字信号处理器相连的显示按键，电机驱动和外部通讯，以及与可编程逻辑器件相连的外部控制信号和编码器接口，其特征是编码器接口为兼容多种编码器接口，它包括用于差分信号滤波的差分滤波电路，用于解差分信号并且对信号进行整形处理的解差分整形电路，用于绝对式编码器串行数据信号接收的串行数据接收电路，差分滤波电路的三组输出端分别与解差分整形电路的三组输入端相连，差分滤波电路的另一组输出端和串行数据接收电路的输入端相连，解差分整形电路的输出端和串行数据接收电路的输出端分别与可编程逻辑器件的输入端相连。
本发明的工作原理：交流伺服驱动器通过兼容多种编码器接口与外部编码器相连，外部编码器可以是增量式编码器或绝对式编码器。当外部编码器为增量式编码器，增量式编码器信号经过差分滤波电路滤除差分信号中的高频干扰部分，然后输入解差分整形电路，将差分信号转换为单电平信号之后输出到可编程逻辑器件(CPLD)中。当外部编码器为绝对式编码器，绝对式编码器的串行数据信号经过差分滤波电路滤除差分信号中的高频干扰部分，然后输出到串行数据接收电路，串行数据经过串行数据接收电路直接输出到可编程逻辑器件(CPLD)中。在CPLD中对增量式编码器信号或者绝对式编码器信号进行鉴向、计数以及通讯等处理，使得编码器信号的采集能够准确，及时。
本发明的有益效果在于：
本发明利用兼容多种编码器接口可以兼容市场上各种品牌的增量式和绝对式编码器，实现了对增量式编码器和绝对式编码器的兼容，提高了交流伺服驱动器的适用范围，在使用高分辨率的绝对式编码器的条件下，对交流伺服驱动器的控制精度和响应速度都有相应的提升，具有很好的实际应用价值和市场竞争力。
附图说明
图1是交流伺服驱动器整体框图；
图2是差分滤波单元电路实例图；
图3是解差分整形单元电路实例图。
具体实施方式
以下结合附图进一步说明本发明。
参照图1，兼容多种编码器接口的交流伺服驱动器，包括数字信号处理器(DSP)1，可编程逻辑器件(CPLD)2，显示按键3，电机驱动4和外部通讯5，外部控制信号6和兼容多种编码器接口7，显示按键3，电机驱动4和外部通讯5分别与数字信号处理器1相连，外部控制信号6和兼容多种编码器接口7与可编程逻辑器件2相连，兼容多种编码器接口7包括用于差分信号滤波的差分滤波电路8，用于解差分信号并且对信号进行整形处理的解差分整形电路9，用于绝对式编码器串行数据信号接收的串行数据接收电路10，差分滤波电路8的三组输出端分别与解差分整形电路9的三组输入端相连，差分滤波电路8的另一组输出端和串行数据接收电路10的输入端相连，解差分整形电路9的输出端和串行数据接收电路10的输出端分别与可编程逻辑器件2的输入端相连。
上述的差分滤波电路包括四个滤波单元，每个滤波单元如图2所示，包括三个电阻和三个电容，第一电阻R1和第一电容C1串联电路的两端分别与第二电阻R2的一端以及第三电阻R3的一端相连，第二电阻R2的另一端与第二电容C2的一端相连，第二电容C2的另一端与第三电容C3的一端以及地相连，第三电容C3的另一端与第三电阻R3的另一端相连。其中：第一电阻R1与第二电阻R2的连接端A+和第三电阻R3与第一电容C1的连接端A-分别为与外部编码器的连接端；第二电阻R2与第二电容C2的连接端A1+和第三电容C3与第三电阻R3的连接端A1-为一组输出端，四个滤波单元共有四组输出端。其中三组输出端分别为与解差分整形电路9的三组输入端相连，另一组输出端和串行数据接收电路10的输入端相连。
上述的解差分整形电路9包括三个解差分整形单元：每个解差分整形单元如图3所示，包括一个解差分芯片U1，两个施密特反相器U2、U3、电阻R4和电容C4，解差分芯片的输出端与电阻R4的一端相连，电阻R4的另一端与第一施密特反相器U2的输入端及电容C4的一端相连，电容C4的另一端接地，第一施密特反相器U2的输出端与第二施密特反相器U3的输入端相连，第二施密特反相器U3的输出端接可编程逻辑器件2。这里，解差分芯片U1采用26LS32，26LS32的A和/A端为一组输入端，三个解差分整形单元共有三组输入端，分别与差分滤波电路的三组输出端相连。两个施密特反相器可采用74HC14。
上述的串行数据接收电路10可为MAX485芯片。

Claims (4)

1.兼容多种编码器接口的交流伺服驱动器，包括数字信号处理器(1)，可编程逻辑器件(2)，与数字信号处理器(1)相连的显示按键(3)，电机驱动(4)和外部通讯(5)，以及与可编程逻辑器件(2)相连的外部控制信号(6)和编码器接口(7)，其特征是编码器接口(7)为兼容多种编码器接口，它包括用于差分信号滤波的差分滤波电路(8)，用于解差分信号并且对信号进行整形处理的解差分整形电路(9)，用于绝对式编码器串行数据信号接收的串行数据接收电路(10)，差分滤波电路(8)的三组输出端分别与解差分整形电路(9)的三组输入端相连，差分滤波电路(8)的另一组输出端和串行数据接收电路(10)的输入端相连，解差分整形电路(9)的输出端和串行数据接收电路(10)的输出端分别与可编程逻辑器件(2)的输入端相连。
2.根据权利1的要求所述的兼容多种编码器通用交流伺服驱动器，其特征所说的差分滤波电路(8)包括四个滤波单元，每个滤波单元包括三个电阻和三个电容，第一电阻(R1)和第一电容(C1)串联电路的两端分别与第二电阻(R2)的一端以及第三电阻(R3)的一端相连，第二电阻(R2)的另一端与第二电容(C2)的一端相连，第二电容(C2)的另一端与第三电容(C3)的一端以及地相连，第三电容(C3)的另一端与第三电阻(R3)的另一端相连。
3.根据权利1的要求所述的兼容多种编码器通用交流伺服驱动器，其特征所说的解差分整形电路(9)包括三个解差分整形单元：每个解差分整形单元包括一个解差分芯片(U1)，两个施密特反相器(U2)、(U3)，电阻(R4)和电容(C4)，解差分芯片的输出端与电阻(R4)的一端相连，电阻(R4)的另一端与第一施密特反相器(U2)的输入端及电容(C4)的一端相连，电容(C4)的另一端接地，第一施密特反相器(U2)的输出端与第二施密特反相器(U3)的输入端相连，第二施密特反相器(U3)的输出端接可编程逻辑器件(2)。
4.根据权利1的要求所述的兼容多种编码器通用交流伺服驱动器，其特征是串行数据接收电路(10)为MAX485芯片。
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