CN102956438A - 导体图案的形成方法 - Google Patents

导体图案的形成方法 Download PDF

Info

Publication number
CN102956438A
CN102956438A CN2011102997783A CN201110299778A CN102956438A CN 102956438 A CN102956438 A CN 102956438A CN 2011102997783 A CN2011102997783 A CN 2011102997783A CN 201110299778 A CN201110299778 A CN 201110299778A CN 102956438 A CN102956438 A CN 102956438A
Authority
CN
China
Prior art keywords
conductive pattern
layer
irradiation area
formation method
pattern according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102997783A
Other languages
English (en)
Other versions
CN102956438B (zh
Inventor
苏国辉
陈逸男
刘献文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN102956438A publication Critical patent/CN102956438A/zh
Application granted granted Critical
Publication of CN102956438B publication Critical patent/CN102956438B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一种导体图案的形成方法。在底层上形成种层。以能量射线对种层的部分表面进行照射处理，使得种层包括多个经照射区域与多个未经照射区域。对种层的经照射区域进行转化处理。进行选择性成长制程，以在种层的未经照射区域上生长导体图案。移除种层的经照射区域，使导体图案彼此电性绝缘。

Description

导体图案的形成方法
技术领域
本发明涉及一种半导体制程，尤其涉及一种导体图案的形成方法。
背景技术
随着科技的进步，电子元件的制造必须提高积集度，以符合电子元件轻、薄、短、小的趋势。提高积集度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来达成。然而，不论是缩小半导体元件其本身的尺寸，或是缩小半导体元件间的距离，都会发生一些制程上的问题。
以制作半导体元件中的导体图案为例，现有技术是先形成一整层的导体层，再在导体层上形成光阻层，而后藉由对光阻层进行微影制程与蚀刻制程，以形成图案化光阻层。然后，以图案化光阻层作为掩模来图案化导体层，而完成导体图案的制作。当半导体尺寸愈来愈小，导体图案尺寸亦会相对地缩小，而使得导体图案的高宽比(aspect ratio)会愈来愈大，如此将使得导体图案的制作更加困难。此外，以微影蚀刻方式来形成导体图案具有步骤繁复的缺点，使得半导体元件的制程效率难以提升。
发明内容
本发明提供一种导体图案的形成方法，具有简化的制程步骤。
本发明提供一种导体图案的形成方法。在底层上形成种层。以能量射线对种层的部分表面进行照射处理，使得种层包括多个经照射区域与多个未经照射区域。对种层的经照射区域进行转化处理。进行选择性成长制程，以在种层的未经照射区域上生长导体图案。移除种层的经照射区域，使导体图案彼此电性绝缘。
在本发明的一实施例中，上述的转化处理使得经照射区域的导电性小于未经照射区域的导电性。
在本发明的一实施例中，上述的种层包括金属层或掺杂层。
在本发明的一实施例中，上述的种层包括钨层、钛层或硅层。
在本发明的一实施例中，上述的种层的材料与导体图案的材料相同。
在本发明的一实施例中，上述的种层的材料与导体图案的材料不同。
在本发明的一实施例中，上述的能量射线包括电子束线或激光束线。
在本发明的一实施例中，上述的转化处理包括绝缘化处理。
在本发明的一实施例中，上述的转化处理包括氧化处理或氮化处理。
在本发明的一实施例中，上述的选择性成长制程包括选择性钨成长制程或选择性硅成长制程。
在本发明的一实施例中，上述的移除种层的经照射区域的方法包括回蚀刻制程。
基于上述，在本发明的导体图案的形成方法中，是藉由对种层的部分表面进行照射处理与转化处理，以形成经照射区域与未经照射区域，接着利用选择性成长制程对于经照射区域与未经照射区域的选择性，在未经照射区域的种层上形成导体图案。换言之，本发明是使用能量射线定义出经照射区域与未经照射区域，使得导体图案形成在未经照射区域上，以及经照射区域对应于导体图案之间的空间。因此，本发明无需使用到繁复的微影蚀刻步骤，而可以简单的制程步骤来形成具有适当尺寸与构形的导体图案。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1E为依照本发明的一实施例的一种导体图案的形成方法的上视流程示意图。
图2A至图2E分别为沿图1A至图1E的I-I’线的剖面示意图。
附图标记：
100：底层
110：种层
110a：表面
112：经照射区域
114：未经照射区域
120：导体图案
CT：转化处理
IT：照射处理
SGP：选择性成长制程
具体实施方式
图1A至图1E为依照本发明的一实施例的一种导体图案的形成方法的上视流程示意图，以及图2A至图2E分别为沿图1A至图1E的I-I’线的剖面示意图。请同时参照图1A与图2A，首先，在底层100上形成种层110。在本实施例中，底层100例如是诸如硅基底等基底或绝缘层。种层110例如是诸如硅层等导电层，诸如钨层或钛层等金属层，或经掺杂硅层等掺杂层。种层110的形成方法例如是物理气相沉积制程(PVD)、化学气相沉积制程(CVD)或原子层沉积制程(ALD)。
请同时参照图1B与图2B，然后，以能量射线对种层110的部分表面110a进行照射处理IT，使得种层110包括多个经照射区域112与多个未经照射区域114。在本实施例中，能量射线例如是电子束线(E beam)、激光束线(laser beam)或其他适当的能量射线。详言之，被能量射线扫描到的部分为经照射区域112，而未被扫描到的部分为未经照射区域114。经照射区域112与未经照射区域114例如是交错排列，且经照射区域112与未经照射区域114例如是条状区域。在另一实施例中，经照射区域112与未经照射区域114也可以分别阵列排列，且经照射区域112与未经照射区域114彼此交错。在本实施例中，经照射区域112的宽度例如是大于13.5纳米且根据能量射线的波长而定，以及未经照射区域114的宽度例如是大于13.5纳米且根据能量射线的波长而定。能量射线会对经照射区域112提供热量，使经照射区域112具有较高的温度而具有较佳的反应性。在本实施例中，照射处理IT例如是在含氧气或氮气等气氛中进行。
请同时参照图1C与图2C，而后，对种层110的经照射区域112进行转化处理CT。在本实施例中，转化处理CT包括绝缘化处理，诸如氧化处理或氮化处理。在本实施例中，转化处理CT例如是使用氮气或氧气等反应性气体进行。详言之，将用以进行转化处理CT的氮气或氧气等反应性气体提供至种层110，使其与种层110接触，由于经照射区域112具有较高的温度与较佳的反应性，因此经照射区域112会与气体反应，而由金属转化为金属氧化物或金属氮化物。如此一来，经照射区域112会由导电性较佳的金属转化为导电性较差的金属化物，也就是说，经照射区域112的导电性在进行转化处理CT后会下降，而由具有导电特性转为绝缘特性。另一方面，未经照射区域112则几乎不会与所述反应气体反应，因此仍保有种层110的导电性。换言之，在本实施例中，转化处理CT使得经照射区域112的导电性例如是小于未经照射区域114的导电性。举例来说，以种层110包括钨层为例，在进行转化处理CT后，经照射区域112例如是被转化为氧化钨或氮化钨，而未经照射区域114则仍为钨。因此，未经照射区域114具有金属特性，而经照射区域112具有非金属特性。
特别一提的是，一般来说，会在含氧气或氮气等气氛中对种层110进行能量射线的照射，因此，照射处理IT与转化处理CT实质上可同时进行，也就是当使用能量射线对种层110进行照射处理IT时，伴随能量射线的反应性气体可同时对经照射的区域112进行转化处理CT，使得经照射区域112与未经照射区域114具有不同的特性，诸如导电性。当然，在其他实施例中，照射处理IT与转化处理CT亦可以分别进行，也就是先进行照射处理IT后，再进行转化处理CT。
值得注意的是，虽然在本实施例中是利用照射处理IT与转化处理CT使得经照射区域112与未经照射区域114具有不同的导电性为例，但本发明不限于此。换言之，转化处理CT只要能够使得照射区域112与未经照射区域114对于后续所进行的选择性成长制程SGP(将于后文中描述)具有成长选择性即可。举例来说，在另一实施例中，以种层110包括氧化硅层为例，在进行通入氨气的转化处理CT后，经照射区域112例如是被转化为氮化硅，而未经照射区域114则仍为氧化硅。特别一提的是，当底层100为氧化硅基底时，可以省略种层110的形成，也就是说直接将底层100的上部分作为种层110，而对所述部分进行照射处理IT与转化处理CT，以形成经照射区域112与未经照射区域114。
请同时参照图1D与图2D，接着，进行选择性成长制程SGP，以在种层110的未经照射区域114上生长导体图案120。在本实施例中，选择性成长制程SGP例如是选择性钨成长制程或选择性硅成长制程，其中藉由调整选择性成长制程SGP中各反应气体的流量来控制其对经照射区域112与未经照射区域114的选择性。举例来说，当经照射区域112包括氧化钨或氮化钨、未经照射区域114包括钨以及选择性成长制程SGP为选择性钨成长制程时，调整用以成长钨层的六氟化钨(WF6)、硅甲烷(SiH4)以及氢气(H2)之间的流量，使得钨层会选择性地仅在未经照射区域114进行成长。因此，导体图案120仅会形成在未经照射区域114的表面上，而经照射区域112则形成导体图案120之间的空间(space)。在本实施例中，导体图案120例如是导线。种层110的材料例如是与导体图案120的材料相同。换言之，种层110例如是钨层，以及导体图案120例如是由选择性钨成长制程所形成的钨导线。在另一实施例中，种层110例如是硅层，以及导体图案120例如是由选择性硅成长制程的硅导线。当然，在其他实施例中，种层110的材料也可以与导体图案120的材料不同。
请同时参照图1E与图2E，接着，移除种层110的经照射区域112，使导体图案120彼此电性绝缘。在本实施例中，移除种层110的经照射区域112的方法例如是回蚀刻制程。
在本实施例中，是藉由对种层110的部分表面110a进行照射处理IT与转化处理CT，以形成经照射区域112与未经照射区域114，接着利用选择性成长制程SGP对于经照射区域112与未经照射区域114的选择性，在未经照射区域114的种层110上形成导体图案120。换言之，本实施例是使用能量射线定义出经照射区域112与未经照射区域114的位置与尺寸，再藉由选择性成长制程SGP在未经照射区域114上形成导体图案120，使得未经照射区域114对应于导体图案120，而经照射区域112对应于导体图案120之间的空间(space)。因此，本实施例的导体图案的形成方法是利用种层、照射处理、转化处理以及选择性成长制程之间的搭配来形成导体图案，而无需使用到微影制程与蚀刻制程。如此可避免制作光罩、进行曝光显影等繁复的步骤，而以简单的制程步骤来形成具有适当尺寸与构形的导体图案。因此，本实施例的导体图案的形成方法可有效地提升半导体元件的制程效率，以及降低半导体元件的制作成本。
综上所述，在本发明的导体图案的形成方法中，是藉由对种层的部分表面进行照射处理与转化处理，以形成经照射区域与未经照射区域，接着利用选择性成长制程对于经照射区域与未经照射区域的选择性，在未经照射区域的种层上形成导体图案。换言之，本发明是使用能量射线定义出经照射区域与未经照射区域的位置与尺寸，再搭配转化处理与选择性成长制程，使得导体图案形成在未经照射区域上，以及经照射区域对应于导体图案之间的空间。因此，本发明无需使用到繁复的微影蚀刻步骤，而可以简单的制程步骤来形成具有适当尺寸与构形的导体图案。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。

Claims (11)

1.一种导体图案的形成方法，其特征在于包括：
在底层上形成种层；
以能量射线对所述种层的部分表面进行照射处理，使得所述种层包括多个经照射区域与多个未经照射区域；
对所述种层的所述经照射区域进行转化处理；
进行选择性成长制程，在所述种层的各个所述未经照射区域上生长导体图案；以及
移除所述种层的所述经照射区域，使所述导体图案彼此电性绝缘。
2.根据权利要求1所述的导体图案的形成方法，其特征在于所述转化处理使得所述经照射区域的导电性小于所述未经照射区域的导电性。
3.根据权利要求1所述的导体图案的形成方法，其中其特征在于所述种层包括金属层或掺杂层。
4.根据权利要求1所述的导体图案的形成方法，其特征在于所述种层包括钨层、钛层或硅层。
5.根据权利要求1所述的导体图案的形成方法，其特征在于所述种层的材料与所述导体图案的材料相同。
6.根据权利要求1所述的导体图案的形成方法，其特征在于所述种层的材料与所述导体图案的材料不同。
7.根据权利要求1所述的导体图案的形成方法，其特征在于所述能量射线包括电子束线或激光束线。
8.根据权利要求1所述的导体图案的形成方法，其特征在于所述转化处理包括绝缘化处理。
9.根据权利要求1所述的导体图案的形成方法，其特征在于所述转化处理包括氧化处理或氮化处理。
10.根据权利要求1所述的导体图案的形成方法，其特征在于所述选择性成长制程包括选择性钨成长制程或选择性硅成长制程。
11.根据权利要求1所述的导体图案的形成方法，其特征在于移除所述种层的所述经照射区域的方法包括回蚀刻制程。
CN201110299778.3A 2011-08-22 2011-10-08 导体图案的形成方法 Active CN102956438B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/214,244 2011-08-22
US13/214,244 US8536056B2 (en) 2011-08-22 2011-08-22 Method of forming conductive pattern

Publications (2)

Publication Number Publication Date
CN102956438A true CN102956438A (zh) 2013-03-06
CN102956438B CN102956438B (zh) 2016-05-25

Family

ID=47744316

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110299778.3A Active CN102956438B (zh) 2011-08-22 2011-10-08 导体图案的形成方法

Country Status (3)

Country Link
US (1) US8536056B2 (zh)
CN (1) CN102956438B (zh)
TW (1) TWI443749B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5685467B2 (ja) * 2010-09-16 2015-03-18 富士フイルム株式会社 パターン形成方法及びパターン形成装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996075A (en) * 1987-12-21 1991-02-26 Matsushita Electric Industrial Co., Ltd. Method for producing ultrathin metal film and ultrathin-thin metal pattern
US5962194A (en) * 1990-09-26 1999-10-05 Canon Kabushiki Kaisha Processing method and apparatus
US20030219991A1 (en) * 2000-08-25 2003-11-27 Micron Technology, Inc. Conductive material patterning methods
CN1653624A (zh) * 2002-05-15 2005-08-10 松下电器产业株式会社 半导体发光元件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996075A (en) * 1987-12-21 1991-02-26 Matsushita Electric Industrial Co., Ltd. Method for producing ultrathin metal film and ultrathin-thin metal pattern
US5962194A (en) * 1990-09-26 1999-10-05 Canon Kabushiki Kaisha Processing method and apparatus
US20030219991A1 (en) * 2000-08-25 2003-11-27 Micron Technology, Inc. Conductive material patterning methods
CN1653624A (zh) * 2002-05-15 2005-08-10 松下电器产业株式会社 半导体发光元件及其制造方法

Also Published As

Publication number Publication date
TWI443749B (zh) 2014-07-01
CN102956438B (zh) 2016-05-25
US20130052820A1 (en) 2013-02-28
US8536056B2 (en) 2013-09-17
TW201310534A (zh) 2013-03-01

Similar Documents

Publication Publication Date Title
KR100739532B1 (ko) 매몰 비트라인 형성 방법
US7416981B2 (en) Method of forming metal layer used in the fabrication of semiconductor device
CN105762078B (zh) GaN基纳米沟道高电子迁移率晶体管及制作方法
JP2005175415A (ja) 集積回路デバイスとその製造方法
US20070004225A1 (en) Low-temperature catalyzed formation of segmented nanowire of dielectric material
CN105742156B (zh) 形成石墨烯结构的方法
JP2006100778A (ja) 基板構造及びその製造方法
CN106558589B (zh) 一种半导体器件及其制备方法、电子装置
CN102074584A (zh) 一种空气隙石墨烯晶体管及其制备方法
TWI306622B (en) Method of forming silicided gate structure field of the invention
CN102414839A (zh) 用于太阳能电池制造的钝化工艺
CN110504170A (zh) 制作半导体结构的方法
CN102054872A (zh) 半导体器件及其方法
CN107680938A (zh) 半导体装置的制造方法
CN101345211A (zh) 在半导体元件上制造金属硅化物层的方法
CN102956438A (zh) 导体图案的形成方法
CN100499050C (zh) 制造半导体器件的方法
CN104054163B (zh) 被处理基体的处理方法
CN103180947A (zh) 具有零温度系数电容器的集成电路
US8273630B2 (en) Method for manufacturing semiconductor device
CN104835728A (zh) 在多晶硅上形成金属硅化物的方法和半导体器件
CN113130636B (zh) 半导体器件的制造方法及其半导体器件
TWI591718B (zh) 無頂部降低之氮化矽乾式修整
JP2013149829A (ja) 半導体装置の製造方法
KR20090113665A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant