CN102955682A - 模乘法器 - Google Patents

Abstract

本发明公开了一种模(2³ⁿ-2ⁿ)乘法器，包括：3n位二进制乘法器，2n位CSA压缩器阵列，第一2n位二进制加法器，1位反相器，第二2n位二进制加法器。本发明的模(2³ⁿ-2ⁿ)乘法器采用二进制乘法的结果P作为运算数再处理，并且采用了提前加1的方式对模加运算进行纠正，大大提高了其运算速度。该发明相对于现有技术，在资源开销上减少了一个乘法器和一个组合逻辑电路；在关键路径上，减少了一个乘法器。

Description

模乘法器

技术领域

本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。

背景技术

在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由L个余数基{m₁,m₂,…,m_L}组成，整数X，0≤X<M，其中M=m₁×m₂×…×m_L，在RNS系统中X由{x₁,x₂,…,x_L}唯一表示，其中

表示X对于模m_i的余数。由中国余数定理可知，当余数系统转化为二进制时，X由

得到，

由此可见，模M的运算对整个余数系统是非常重要的。

{2ⁿ,2ⁿ-1,2ⁿ+1}是最重要也是应用最广泛的运算通道，当考虑area×time²时，它们提供了最有效的电路。当{m₁,m₂,…,m_L}为{2ⁿ,2ⁿ-1,2ⁿ+1}通道时，M＝2³ⁿ-2ⁿ，由此可见，在余数系统与二进制运算系统的互转过程中，模M即模(2³ⁿ-2ⁿ)的运算显得尤为重要。现有的方法一般是采用文献A.A.Hiasat,“New Efficient Structure for a Modular Multiplier for RNS”,IEEETrans.Computers,vol.49,no.2,pp.170-174,Feb.2000.中的设计方法来设计模(2³ⁿ-2ⁿ)乘法器。该方法的缺点是硬件资源开销比较大,需要两个乘法器、两个加法器、一个CSA(CarrySave Adder)压缩器阵列和一个组合逻辑电路；延迟比较大，在关键路径上有两个乘法器、两个加法器和一个CSA(Carry Save Adder)压缩器阵列。

发明内容

本发明的目的是为了解决在余数系统与二进制运算系统的互转过程中，模(2³ⁿ-2ⁿ)乘法器耗费资源，速度较低的问题，提出了一种模(2³ⁿ-2ⁿ)乘法器。

本发明的技术方案是：一种模(2³ⁿ-2ⁿ)乘法器，包括：3n位二进制乘法器，2n位CSA(Carry Save Adder)压缩器阵列，第一2n位二进制加法器，1位反相器，第二2n位二进制加法器。

设A和B为所述模(2³ⁿ-2ⁿ)乘法器的输入，共有3n位，分别为[3n-1:0]，Y为所述模(2³ⁿ-2ⁿ)乘法器的输出，共有3n位，为[3n-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，#表示位连接符，具体连接关系如下：

所述3n位二进制乘法器的两个输入端分别用于输入所述模(2³ⁿ-2ⁿ)乘法器的两个输入A和B，所述3n位二进制乘法器的输出为P，其中，P为6n位，为[6n-1:0]；

所述2n位CSA压缩器阵列的三个输入端分别用于输入所述3n位二进制乘法器的输出P的对应位数据P[3n-1:n]、P[5n-1:3n]以及P[6n-1:5n]；所述2n位CSA压缩器阵列的两个输出端分别为：当前位输出当前位输出L[3n-1:n]，进位输出H[3n-1:n]；所述2n位CSA压缩器阵列执行的运算为： $P[3n-1:n]+P[5n-1:3n]+P[6n-1:5n]\stackrel{\mathrm{CSA}}{\&RightArrow;}L[3n-1:n]+2H[3n-1:n];$

所述第一2n位加法器的两个加数输入端分别用于输入CSA压缩器阵列的当前位输出L[3n-1:n]和CSA压缩器阵列进位输出H[3n-1:n]的对应位组合H[3n-2:n]#H[3n-1]，且进位输入端用于输入逻辑1，所述第一2n位加法器的输出为R[3n:n]；所述第一2n位加法器执行的运算为：L[3n-1:n]+H[3n-2:n]#H[3n-1]+1=R[3n:n],其中，#为连接符；

所述1位反相器的输入端用于输入所述第一2n位加法器输出的对应位R[3n]，所述1位反相器的输出为

所述第二2n位加法器的两个加数输入端分别用于输入所述第一2n位二进制加法器的输出R[3n-1:n]，以及所述1位反相器的输出

的2n位组合，所述第二2n位二进制加法器的输出是T[3n-1:n]；所述第二2n位加法器执行的运算为：

所述模(2³ⁿ-2ⁿ)乘法器的输出Y[3n-1:0]＝T[3n-1:n]#P[n-1:0]。

本发明的有益效果：本发明的模(2³ⁿ-2ⁿ)乘法器采用二进制乘法的结果P作为运算数再处理，并且采用了提前加1的方式对模加运算进行纠正，大大提高了其运算速度。该发明相对于现有技术，在资源开销上减少了一个乘法器和一个组合逻辑电路；在关键路径上，减少了一个乘法器。

附图说明

图1是本发明的模(2³ⁿ-2ⁿ)乘法器结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

本发明的模(2³ⁿ-2ⁿ)乘法器结构如图1所示，其中，1为3n位二进制乘法器，2为2n位CSA压缩器阵列，3为第一2n位二进制加法器，4为1位反相器，5为第二2n位二进制加法器，A[3n-1:0]和B[3n-1:0]为1的输入，P[6n-1:0]为1的输出；P[6n-1:5n]，P[5n-1:3n]和P[3n-1:n]为2的输入，L[3n-1:n]和H[3n-1:n]为2的输出；L[3n-1:n]和H[3n-2:n]#H[3n-1]为3的输入，R[3n:n]为3的输出；R[3n]为4的输入，

为4的输出；R[3n-1:n]和

为5的输入，T[3n-1:n]为5的输出。

具体连接关系可参照发明内容部分。需要说明的是：＃为连接符号，例如，在H[3n-2:n]#H[3n-1]中，H[3n-1]这一位为最低位，而在P[6n-1:n]中，P[6n-1]这一位为最高位，P[n]这一位为最低位。

这里，模(2³ⁿ-2ⁿ)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模乘法器的多次修正改为一次修正。在本发明的实施中，可以采用硬件描述语言（VHDL或Verilog）按照本发明所提出的模(2³ⁿ-2ⁿ)乘法器的结构设计出所需的模(2³ⁿ-2ⁿ)乘法器，并进行仿真和综合。本发明的乘法器可以在一个时钟周期内完成运算，简单高效，计算机综合仿真结果显示该乘法器在面积和速度方面都有明显的提高。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (1)

1.一种模(2³ⁿ-2ⁿ)乘法器，包括：3n位二进制乘法器，2n位CSA(Carry Save Adder)压缩器阵列，第一2n位二进制加法器，1位反相器，第二2n位二进制加法器。

设A和B为所述模(2³ⁿ-2ⁿ)乘法器的输入，共有3n位，分别为[3n-1:0]，Y为所述模(2³ⁿ-2ⁿ)乘法器的输出，共有3n位，为[3n-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，#表示位连接符，具体连接关系如下：

所述3n位二进制乘法器的两个输入端分别用于输入所述模(2³ⁿ-2ⁿ)乘法器的两个输入A和B，所述3n位二进制乘法器的输出为P，其中，P为6n位，为[6n-1:0]；

所述2n位CSA压缩器阵列的三个输入端分别用于输入所述3n位二进制乘法器的输出P的对应位数据P[3n-1:n]、P[5n-1:3n]以及P[6n-1:5n]；所述2n位CSA压缩器阵列的两个输出端分别为：当前位输出当前位输出L[3n-1:n]，进位输出H[3n-1:n]；所述2n位CSA压缩器阵列执行的运算为： $P[3n-1:n]+P[5n-1:3n]+P[6n-1:5n]\stackrel{\mathrm{CSA}}{\&RightArrow;}L[3n-1:n]+2H[3n-1:n];$

所述第一2n位加法器的两个加数输入端分别用于输入CSA压缩器阵列的当前位输出L[3n-1:n]和CSA压缩器阵列进位输出H[3n-1:n]的对应位组合H[3n-2:n]#H[3n-1]，且进位输入端用于输入逻辑1，所述第一2n位加法器的输出为R[3n:n]；所述第一2n位加法器执行的运算为：L[3n-1:n]+H[3n-2:n]#H[3n-1]+1=R[3n:n],其中，#为连接符；

所述1位反相器的输入端用于输入所述第一2n位加法器输出的对应位R[3n]，所述1位反相器的输出为

所述第二2n位加法器的两个加数输入端分别用于输入所述第一2n位二进制加法器的输出R[3n-1:n]，以及所述1位反相器的输出的2n位组合，所述第二2n位二进制加法器的输出是T[3n-1:n]；所述第二2n位加法器执行的运算为：

所述模(2³ⁿ-2ⁿ)乘法器的输出Y[3n-1:0]＝T[3n-1:n]#P[n-1:0]。

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