CN102904305B - 一种恒流充电模式下的充电管理电路 - Google Patents

Abstract

本发明提供一种恒流充电模式下的充电管理电路，其包括输出电路和控制电路，所述输出电路包括连接于电源和中间节点之间的第一功率开关、连接于中间节点和地之间的第二功率开关、连接于中间节点和输出电路的输出端之间的电感，连接于输出电路的输出端和地之间的电容；所述控制电路用于检测所述电感的电感电流，当所述电感电流大于第一电流阈值时，控制第一功率开关关断和第二功率开关导通，当所述电感电流小于第二电流阈值时，控制第一功率开关导通和第二功率开关关断，其中第一电流阈值大于第二电流阈值。从而将充电管理电路输出的平均电流IA调整到某个设定值，其电路结构较简单，可以节省芯片面积，降低芯片的成本。

Description

一种恒流充电模式下的充电管理电路

【技术领域】

本发明涉及电源管理领域，特别涉及一种恒流充电模式下的充电管理电路。

【背景技术】

充电管理芯片（或者称为充电管理电路）通常被用于延长锂电池使用寿命和提高锂电池的安全性。

请参考图1所示，其为现有技术中恒流充电模式下的充电管理电路的电路示意图。该充电管理电路包括输出电路110和反馈控制电路120。

所述输出电路110包括PMOS（P-channel Metal Oxide Semiconductor）晶体管MP1（或者称为第一功率开关）、NMOS（N-channel Mental OxideSemiconductor）晶体管MN1（或者称为第二功率开关）、电感L1、检测电阻R1和电容C1。PMOS晶体管MP1和NMOS晶体管MN1依次串联于输入电源VDD和地之间，电感L1、检测电阻R1和电容C1依次串联于PMOS晶体管MP1和NMOS晶体管MN1的连接节点LX和地之间，其中检测电阻R1和电容C1的连接节点作为所述输出电路110的输出端VBAT（或者称为电池端VBAT）。电池BAT的正、负极分别连接于输出电路110的输出端VBAT和地之间。PMOS晶体管为主开关，NMOS晶体管MN1为同步整流开关，电感L1和电容C1构成滤波电路，输出平均电流IA。

所述反馈控制电路120包括运算放大器OPA、滤波电路122、误差放大器EA、振荡器124、脉宽调制(PWM:Pulse Width Modulation)比较器PWMC、补偿电路126和控制电路128。

所述运算放大器OPA用于采集检测电阻R1上的压降，其正相输入端与电感L1和检测电阻R1的连接节点相连，其反相输入端与检测电阻R1和电容C1的连接节点（即输出电路的输出端VBAT）相连，其输出端输出反映流经检测电阻R1的平均电流信号IA的反馈电压VIA。所述误差放大器EA对所述反馈电压VIA和参考电压VR的差进行放大以输出误差放大信号EAO。为了减小脉动的反馈电压VIA（其为直流电压）中的交流成分，在运算放大器OPA与所述误差放大器EA的正相输入端之间连接有滤波电路122。

所述脉宽调制比较器PWMC比较由所述振荡器124产生的三角波信号RAMP和所述误差放大信号EAO以得到脉宽调制信号PWMO。由于整个反馈环路采用闭环控制，实现环路稳定性较困难，因此，在所述误差放大器EA与所述脉宽调制比较器PWMC之间连接有补偿电路126，来满足稳定性要求。所述控制电路128包括与PMOS晶体管MP1的控制端相连的第一输出端GP1和与NMOS晶体管MN1的控制端相连的第二输出端GN1，其根据所述脉宽调制信号PWMO控制PMOS晶体管MP1和NMOS晶体管MN1交替导通，从而使所述输出电路110输出的平均电流IA调整到某个设定值。

如图1所示的恒流充电模式下的充电管理电路包括如下缺点：

第一、在所述输出电路110中需要检测电阻R1，此电阻一般电阻值较小，且需是散热较好的功率电阻，价格较高；

第二、检测电阻R1上将产生额外的功率损耗，降低系统效率；

第三、由于补偿电路126至少由电容构成，或者是电容和电阻串联或并列构成。此电容将消耗较大的芯片面积，增加了芯片成本；

第四、环路补偿的同时限制了所述输出电路110中的电感L1和电容C1的选择，只能采用某些固定电感值和电容值，不当选择可能导致振荡。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种恒流充电模式下的充电管理电路，其电路结构较简单，可以节省芯片面积，降低芯片的成本。

为了解决上述问题，本发明提供一种恒流充电模式下的充电管理电路，其包括输出电路和控制电路，所述输出电路包括连接于电源和中间节点之间的第一功率开关、连接于中间节点和地之间的第二功率开关、连接于中间节点和输出电路的输出端之间的电感，连接于输出电路的输出端和地之间的电容；所述控制电路用于检测所述电感的电感电流，当所述电感电流大于第一电流阈值时，控制第一功率开关关断和第二功率开关导通，当所述电感电流小于第二电流阈值时，控制第一功率开关导通和第二功率开关关断，其中第一电流阈值大于第二电流阈值。

进一步的，当所述电感电流大于第一电流阈值时，先控制第一功率开关关断，然后控制第二功率开关导通；当所述电感电流IL小于第二电流阈值时，先控制第二开关关断，然后控制第一功率开关导通。

进一步的，在第一功率开关导通和第二功率开关关断时，所述控制电路通过检测第一功率开关上的电流来检测所述电感的电感电流；在第一功率开关关断和第二功率开关导通时，所述控制电路通过检测第二功率开关上的电流来检测所述电感的电感电流，所述控制电路包括第一比较电路和第二比较电路。所述第一比较电路对第一电流阈值和第一功率开关上的电流进行比较以确定所述电感电流是否大于第一电流阈值；所述第二比较电路对第二电流阈值和第二功率开关上的电流进行比较以确定所述电感电流是否小于第二电流阈值。

进一步的，所述控制电路还包括第一电流阈值确定电路和第二电流阈值确定电路，所述第一电流阈值确定电路产生一个反映第一电流阈值的第一参考电压，第二电流阈值确定电路产生一个反映第二电流阈值的第二参考电压，在第一功率开关导通和第二功率开关关断时，第一比较电路比较第一参考电压和所述第一功率开关上的压降以确定所述电感电流是否大于第一电流阈值，此时，所述第一功率开关上的压降能够反映第一功率开关上的电流大小；在第一功率开关关断和第二功率开关导通时，第二比较电路比较第二参考电压和所述第二功率开关上的的压降以确定所述电感电流是否小于第二电流阈值，此时所述第二功率开关上的压降能够反映第二功率开关上的电流大小。

进一步的，所述第一功率开关为第一PMOS晶体管，所述第二功开关为第一NMOS晶体管，所述第一电流阈值确定电路包括第二PMOS晶体管和第一基准电流产生电路，所述第二PMOS晶体管的栅极与第一PMOS晶体管的栅极相连，源极与电源相连，漏极与第一基准电流产生电路产生的下拉型基准电流相连，所述下拉型基准电流驱动第二PMOS晶体管的漏极，从第二PMOS晶体管的漏极流向地节点，所述第一PMOS晶体管相对第二PMOS晶体管的宽长比之比为第一比值，第一PMOS晶体管和第二PMOS晶体管同时导通或者关断，当第一PMOS晶体管和第二PMOS晶体管导通时，所述第二PMOS晶体管上的压降为所述第一参考电压，第一电流阈值等于所述下拉型基准电流的电流值与所述第一比值的乘积；所述第二电流阈值确定电路包括第二NMOS晶体管和第二基准电流产生电路，所述第二NMOS晶体管的栅极与第一NMOS晶体管的栅极相连，源极与所述中间节点相连，漏极与第二基准电流产生电路产生的注入型基准电流相连，所述注入型基准电流驱动第二NMOS晶体管的漏极，从电源节点流向第二NMOS晶体管的漏极，第一NMOS晶体管相对第二NMOS晶体管的宽长比之比为第二比值，第一NMOS晶体管和第二NMOS晶体管同时导通或者关断，当第一NMOS晶体管和第二NMOS晶体管导通时，所述第二NMOS晶体管上的压降为所述第二参考电压，第二电流阈值等于所述注入型基准电流的电流值与所述第二比值的乘积。

进一步的，所述第一比较电路的第一输入端与所述第二PMOS晶体管的漏极相连，第二输入端与所述中间节点LX相连，输出端输出第一比较信号，其仅在第一PMOS晶体管和第二PMOS晶体管导通且所述中间节点LX的电压低于所述第二PMOS晶体管的漏极的电压时，输出的第一比较信号为第一逻辑电平，第一比较信号为第一逻辑电平信号代表的是电感电流IL大于第一电流阈值I1，其他情况时输出的第一比较信号为第二逻辑电平；所述第二比较电路的第一输入端与第二NMOS晶体管的漏极相连，第二输入端与地节点相连，输出端输出第二比较信号NC2。其仅在第一NMOS晶体管和第二NMOS晶体管导通，且所述第二NMOS晶体管的漏极的电压高于地节点的电压时，输出的第二比较信号为第一逻辑电平，第二比较信号为第一逻辑电平信号代表的是电感电流IL小于第二电流阈值I2，其他情况时输出的第二比较信号为第二逻辑电平。

进一步的，所述控制电路还包括逻辑驱动电路，所述逻辑驱动电路包括逻辑运算器和驱动电路，所述逻辑运算器根据所述第一比较电路输出的第一比较信号和第二比较电路输出的第二比较信号进行逻辑运算，并输出控制信号，当所述电感电流大于第一电流阈值时，输出的控制信号为第一逻辑电平；当所述电感电流IL小于第二电流阈值时，输出的控制信号为第二逻辑电平，所述驱动电路的第一输出端为所述控制电路的第一输出端，第二输出端为所述控制电路的第二输出端，当所述逻辑运算器输出的控制信号为第一逻辑电平时，所述驱动电路先控制第一PMOS晶体管和第二PMOS晶体管关断，然后控制第一NMOS晶体管和第二NMOS晶体管导通；当所述逻辑运算器输出的控制信号为第二逻辑电平时，所述驱动电路先控制第一NMOS晶体管和第二NMOS晶体管关断，然后控制第一PMOS晶体管和第二PMOS晶体管导通。

进一步的，所述第一比较电路的第一输入端为正相输入端，第二输入端为负相输入端，所述第二比较器的第一输入端为正相输入端，第二输入端为负相输入端，所述逻辑运算器包括第一或非门、第二或非门和反相器，第一或非门的第一输入端与第一比较器的输出端相连，其第二个输入端与第二或非门的输出端相连，其输出端与反相器的输入端相连，反相器的输出端作为逻辑运算器的输出端，第二或非门的第一输入端与第二比较器的输出端相连，其第二输入端与第一或非门的输出端相连。

进一步的，所述第一基准电流产生电路和所述第二基准电流产生电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、运算放大器和电阻，第三PMOS晶体、第四PMOS晶体管和第五PMOS晶体管的源极都与电源相连，栅极连接在一起；第三PMOS晶体的漏极通过所述电阻接地；所述运算放大器的正相输入端与第三PMOS晶体漏极和电阻的连接节点相连，其负相输入端连接参考电压，其输出端与第三PMOS晶体管的栅极相连；第三NMOS晶体管和第四NMOS晶体管的源极都接地，栅极都与第三NMOS晶体管的漏极相连，第三NMOS晶体管的漏极与第五PMOS晶体管的漏极相连，第四PMOS晶体管的漏极输出所述注入型基准电流，第四NMOS晶体管的漏极输出所述下拉型基准电流。

进一步的，所述第一基准电流产生电路和所述第二基准电流产生电路还包括从第四NMOS晶体管的漏极流向地节点的第一恒流源和从第四PMOS晶体管的漏极流向地节点的第二恒流源。

更进一步的，所述第一基准电流产生电路和所述第二基准电流产生电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、运算放大器和电阻，第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管的源极都与电源相连，栅极都与第三PMOS晶体管的漏极相连；第三PMOS晶体的漏极和地节点之间依次串联所述第五NMOS晶体管和所述电阻，第五NMOS晶体管的衬底接地；所述运算放大器的负相输入端与第五NMOS晶体管和电阻的连接节点相连，其正相输入端连接参考电压，其输出端与第五NMOS晶体管的栅极相连；第三NMOS晶体管和第四NMOS晶体管的源极都接地，栅极都与第三NMOS晶体管的漏极相连，第三NMOS晶体管的漏极与第五PMOS晶体管的漏极相连，第四PMOS晶体管的漏极输出所述注入型基准电流，第四NMOS晶体管的漏极输出所述下拉型基准电流。

更进一步的，所述控制电路还包括连接于所述驱动电路的第一输出端和第一或非门的第三输入端之间的最大导通控制模块，所述最大导通控制模块用于控制第一PMOS晶体管的最大导通时间，当所述第一PMOS晶体管的导通时间达到所述最大导通控制模块设定的最大导通时间时，使所述控制电路先控制第一PMOS晶体管和第二PMOS晶体管关断，然后控制第一NMOS晶体管和第二NMOS晶体管导通。

再进一步的，所述最大导通控制模块为时钟计数器，其包括时钟端、复位端和输出端，其时钟端输入时钟信号，复位端与所述控制电路的第一输出端相连，复位信号为低电平有效，当所述控制电路的第一输出端输出的驱动信号为低电平时，计数器复位并开始计时，当计数到设定的数值N时，输出端输出高电平，N为自然数。

与现有技术相比，本发明通过控制充电管理电路中的第一功率开关和第二功率开关交替导通，使充电管理电路中电感L1的电感电流IL的峰值电流限定为第一电流阈值，谷值电流限定为第二电流阈值，从而将充电管理电路输出的平均电流IA调整到某个设定值，其电路结构较简单，可以节省芯片面积，降低芯片的成本。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中恒流充电模式下的充电管理电路的电路示意图；

图2为本发明中的恒流模式下的充电管理电路在一个实施例中的电路示意图；

图3示出了图2中的电感L1上的电感电流IL和充电电流IA的波形示意图；

图4为图2中的第一基准电流产生电路和第二基准电流产生电路在一个实施例中的电路示意图；

图5为图2中的第一基准电流产生电路和第二基准电流产生电路在另一个实施例中的电路示意图；

图6为图2中的第一基准电流产生电路和第二基准电流产生电路在另一个实施例中的电路示意图；

图7为本发明中的恒流模式下的充电管理电路在另一个实施例中的电路示意图；和

图8为图7中的最大导通控制模块Max在一个实施例中的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

本发明通过控制充电管理电路中的第一功率开关和第二功率开关交替导通，使充电管理电路中电感L1的电感电流IL的峰值电流限定为第一电流阈值，谷值电流限定为第二电流阈值，从而将充电管理电路输出的平均电流IA调整到某个设定值，其电路结构较简单，可以节省芯片面积，降低芯片的成本。

请参考图2所示，其为本发明中的恒流充电模式下的充电管理电路在一个实施例中的电路示意图。

所述充电管理电路包括输出电路210和控制电路220。

所述输出电路210，其包括连接于电源VDD和中间节点LX之间的第一功率开关、连接于中间节点LX和地之间的第二功率开关、连接于中间节点LX和输出电路210的输出端VBAT（也可称为电池端）之间的电感L1，连接于输出电路210的输出端VBAT和地之间的电容C1。

电池BAT的正极和负极分别连接于所述输出电路210的电池端VBAT和地之间。所述输出电路210通过第一功率开关和第二功率开关交替导通，使其输出端VBAT输出平均电流IA。

所述控制电路220可以用于检测所述电感L1的电感电流IL，当所述电感电流IL大于第一电流阈值I1时，控制第一功率开关关断和第二功率开关导通，当所述电感电流IL小于第二电流阈值I2时，控制第一功率开关导通和第二功率开关关断，其中第一电流阈值I1大于第二电流阈值I2。

请参考图3所示，其示出了图2中的电感L1上的电感电流IL和平均电流IA的波形示意图。当第一功率开关导通和第二功率开关关断时，电感电流IL以(VDD-VBAT)/L的斜率上升；当第一功率开关关断和第二功率开关导通时，电感电流IL以-VBAT/L的斜率下降，其中负号表示电流下降，VDD是电源VDD的电压，VBAT为所述输出端VBAT的电压，即电池电压，L是电感L1的电感值。从图中可以看出，当第一功率开关关断时，电感L1的电感电流IL为最大值（即电感L1的峰值电流），由于当所述电感电流IL大于第一电流阈值I1时，第一功率开关关断，因此，所述电感L1的峰值电流等于第一电流阈值I1；当第二功率开关关断时，电感L1的电感电流IL为最小值（即电感L1的谷值电流），由于当所述电感电流IL小于第二电流阈值I2时，第二功率开关关断，因此，所述电感L1的谷值电流等于第二电流阈值I2。由于设定的谷值电流一般大于零，所以充电管理电路工作在连续电流模式（CCM:Continuous Current Mode）。

这样，所述平均电流IA等于（I1+I2）/2。也就是说，所述控制电路220通过控制第一功率开关和第二功率开关交替导通，使充电管理电路中电感L1的电感电流IL的峰值电流限定为第一电流阈值I1，谷值电流限定为第二电流阈值I2，从而将充电管理电路输出的平均电流IA调整到某个设定值，即实现了所述充电管理电路的恒流输出。

在一个优选的实施例中，当所述电感电流IL大于第一电流阈值I1时，可以先控制第一功率开关关断和第二功率开关关断，随后再控制第一功率开关关断和第二功率开关导通，即先控制第一功率开关关断，然后控制第二功率开关导通。注意第一功率开关关断后，到第二功率开关导通存在一定延时，此延时是为了保证不会出现第一功率开关和第二功率开关同时导通，也被称为死区时间。当所述电感电流IL小于第二电流阈值I2时，可以先控制第一功率开关关断和第二功率开关关断，随后再控制第一功率开关导通和第二功率开关关断，即先控制第二开关关断，然后控制第一功率开关导通。注意第二功率开关关断后，到第一功率开关导通存在一定延时，此延时是为了保证不会出现第一功率开关和第二功率开关同时导通，也被称为死区时间。

在一个实施例中，在第一功率开关导通和第二功率开关关断时，所述控制电路220通过检测第一功率开关上的电流来检测所述电感L1的电感电流IL，在第一功率开关关断和第二功率开关导通时，所述控制电路220通过检测第二功率开关上的电流来检测所述电感L1的电感电流IL。所述控制电路220包括第一比较电路222和第二比较电路224。所述第一比较电路222对第一电流阈值I1和第一功率开关上的电流进行比较以确定所述电感电流IL是否大于第一电流阈值I1。所述第二比较电路224对第二电流阈值I2和第二功率开关上的电流进行比较以确定所述电感电流IL是否小于第二电流阈值I2。

在一个实施例中，所述控制电路220还包括第一电流阈值确定电路和第二电流阈值确定电路。所述第一电流阈值确定电路产生一个反映第一电流阈值I1的第一参考电压，第二电流阈值确定电路产生一个反映第二电流阈值I2的第二参考电压。在第一功率开关导通和第二功率开关关断时，第一比较电路222比较第一参考电压和所述第一功率开关上的压降以确定所述电感电流IL是否大于第一电流阈值I1，此时，所述第一功率开关上的压降能够反映第一功率开关上的电流大小（即反映电感L1的电感电流IL大小）。在第一功率开关关断和第二功率开关导通时，第二比较电路224比较第二参考电压和所述第二功率开关上的的压降以确定所述电感电流IL是否小于第二电流阈值I2，此时所述第二功率开关上的压降能够反映第二功率开关上的电流大小（即反映电感L1的电感电流IL大小）。

为了便于理解本发明，以下结合图2，具体介绍所述充电管理电路的电路结构，以及工作过程。

在图2所示的充电管理电路中，所述第一功率开关为PMOS晶体管MP1，所述第二功率开关为NMOS晶体管MN1。

所述第一电流阈值确定电路包括PMOS晶体管MPS和第一基准电流产生电路226，所述PMOS晶体管MPS的栅极与PMOS晶体管MP1的栅极相连，源极与电源VDD相连，漏极与第一基准电流产生电路226产生的下拉型基准电流IC1相连，所述下拉型基准电流IC1驱动PMOS晶体管MPS的漏极，从PMOS晶体管MPS的漏极流向地节点。所述PMOS晶体管MPS与MP1形成镜像关系，PMOS晶体管MP1相对PMOS晶体管MPS的宽长比之比为第一比值K1。PMOS晶体管MP1和MPS可以同时导通或者关断，当PMOS晶体管MP1和MPS导通时，所述PMOS晶体管MPS上的压降为所述第一参考电压。

根据第一比较电路222的原理以及PMOS晶体管MP1和MPS的连接关系可知，第一电流阈值I1为下拉型基准电流IC1的K1倍，即I1=K1*IC1，下文将详细描述。

所述第二电流阈值确定电路包括NMOS晶体管MNS和第二基准电流产生电路228，所述NMOS晶体管MNS的栅极与NMOS晶体管MN1的栅极相连，源极与所述中间节点LX相连，漏极与第二基准电流产生电路228产生的注入型基准电流IC2相连，所述注入型基准电流IC2驱动NMOS晶体管MNS的漏极，从电源节点VDD流向NMOS晶体管MNS的漏极。所述NMOS晶体管MNS与NMOS晶体管MN1形成镜像关系，NMOS晶体管MN1相对MNS的宽长比之比为第二比值K2。NMOS晶体管MN1和MNS可以同时导通或者关断。当NMOS晶体管MN1和MNS导通时，所述NMOS晶体管MNS上的压降为所述第二参考电压。

根据第二比较电路224的原理以及NMOS晶体管NP1和MNS的连接关系可知，第二电流阈值I2为下拉型基准电流IC2的K2倍，即I2=K2*IC2，下文将详细描述。

所述第一比较电路222的第一输入端与PMOS晶体管MPS的漏极（即节点DMPS）相连，第二输入端与PMOS晶体管MP1的漏极（即所述中间节点LX）相连，输出端输出第一比较信号NC1。其仅在PMOS晶体管MPS和MP1导通，且所述中间节点LX的电压低于节点DMPS的电压时，输出的第一比较信号NC1为第一逻辑电平（高电平或者低电平），该第一逻辑电平信号代表的是电感电流IL大于第一电流阈值I1，其他情况为第二逻辑电平（低电平或者高电平）。所述第二比较电路224的第一输入端与NMOS晶体管MNS的漏极（即节点DMNS）相连，第二输入端与地节点相连，输出端输出第二比较信号NC2。其仅在NMOS晶体管MNS和MN1导通，且所述节点DMNS的电压高于地节点的电压时，输出的第二比较信号NC2为第一逻辑电平（高电平或者低电平），该第一逻辑电平信号代表的是电感电流IL小于第二电流阈值I2，其他情况为第二逻辑电平（低电平或者高电平）。

下文以示例的形式详细描述第一电流阈值I1和第二电流阈值I2的计算过程或表达式，以及控制电路220如何将电感电流IL限定于第一电流阈值I1和第二电流阈值I2之间。

当PMOS晶体管MP1（即第一功率开关）导通和NMOS晶体管MN1（即第二功率开关）关断时，由于所述PMOS晶体管MPS和MP1导通，都工作在完全导通状态，即都工作在线性区，MOS管的特性等效于一个电阻，并PMOS晶体管MPS和MP1的栅极连接在一起，源极也连接在一起，第一比较器222翻转为第一逻辑电平时，即PMOS晶体管MPS和MP1关断时，PMOS晶体管MPS的压降等于PMOS晶体管MP1的压降，因此，PMOS晶体管MPS和MP1的导通电阻之比反比于其宽长比之比。

即:

RMPS=k1.RMP1              (1)

其中k1是PMOS晶体管MP1相对PMOS晶体管MPS的宽长比之比，RMPS是PMOS晶体管MPS的等效电阻值，RMP1是PMOS晶体管MP1的等效电阻值。由于第一比较器222翻转为第一逻辑电平时，节点DMPS的电压等于节点LX的电压，即PMOS晶体管MPS的压降等于PMOS晶体管MP1的压降，所以：

Ic1.RMPS=IMP1.RMP1        (2)

Ic1为所述下拉基准电流Ic1的电流值，IMP1为PMOS晶体管MP1上流经的电流值。结合公式(1)和（2）可知，PMOS晶体管MP1关断时，PMOS晶体管MP1上的电流（其等于电感L1上的电感电流IL）IMP1=k1.Ic1。由于当第一功率开关（即图2中的PMOS晶体管MP1）关断时，电感L1的电感电流IL为峰值电流，该峰值电流等于第一电流阈值I1（前文有述），因此，所述第一电流阈值确定电路确定的第一电流阈值I1=k1.Ic1（如图3所示），可以通过对Ic1、k1的设定来确定第一电流阈值I1。

同理，当PMOS晶体管MP1（即第一功率开关）关断和NMOS晶体管MN1（即第二功率开关）导通时，由于所述NMOS晶体管MNS和MN1导通，都工作在完全导通状态，即都工作在线性区，MOS管的特性等效于一个电阻，并且NMOS晶体管MNS和MN1的栅极连接在一起，源极也连接在一起，第二比较器224翻转为第一逻辑电平时，即NMOS晶体管MNS和MN1关断时，NMOS晶体管MNS和MN1的漏极电压相等，因此，NMOS晶体管MNS和MN1的导通电阻之比反比于其宽长比之比。

即:

RMNS=k2.RMN1            (3)

其中k2是NMOS晶体管MN1相对NMOS晶体管MNS的宽长比之比，RMNS是NMOS晶体管MNS的等效电阻值，RMN1是NMOS晶体管MN1的等效电阻值。由于第二比较器224翻转为第一逻辑电平时，节点DMNS的电压等于地节点电压，即NMOS晶体管MNS的压降等于NMOS晶体管MN1的压降，所以：

Ic2.RMNS=IMN 1.RMN 1(4)

Ic2为所述注入型基准电流Ic2的电流值，IMN1为NMOS晶体管MN1上流经的电流值。结合公式(3)和(4)可知，当NMOS晶体管MN1关断时，NMOS晶体管MN1上的电流（其等于电感L1上的电感电流IL）IMN1=k2.Ic2，由于当第二功率开关（即图2中的NMOS晶体管MN1）关断时，电感L1的电感电流IL为谷值电流，该谷值电流等于第二电流阈值I2（前文有述），因此，所述第二电流阈值确定电路确定的第二电流阈值I2=k2.Ic2（如图3所示），可以通过对Ic2、k2的设定来确定第二电流阈值I2。

这样，平均电流IA=(Ic1.k1+Ic2.k2)/2

以下将具体解释，当PMOS晶体管MP1和MPS导通时，所述PMOS晶体管MPS上的压降（即第一参考电压）为何可以反映第一电流阈值I1，所述PMOS晶体管MP1上的压降为何可以反映PMOS晶体管MP1上流过的电流，以及所述第一比较电路222如何实现比较所述PMOS晶体管MPS上的压降和所述PMOS晶体管MP1上的压降；在NMOS晶体管MN1和MNS导通时，所述NMOS晶体管MNS上的压降（即第二参考电压）为何可以反映第二电流阈值I2，所述NMOS晶体管MN1上的压降为何可以反映NMOS晶体管MN1上流过的电流，以及所述第二比较电路224如何实现比较NMOS晶体管MNS上的压降和NMOS晶体管MN1的压降。

当PMOS晶体管MPS和MP1导通时，PMOS晶体管MPS上的压降等于Ic1.RMPS，且第一电流阈值I1=k1.Ic1，在特定的实施例中，k1、RMPS为常数，因此，PMOS晶体管MPS上的压降与第一电流阈值I1成正比例，即其可以反映第一电流阈值I1。PMOS晶体管MP1的压降等于IMP1.RMP1，在特定的实施例中，电阻RMP1为常数，因此PMOS晶体管MP1的压降与其上的流过的电流IMP1成正比，即PMOS晶体管MP1的压降反映PMOS晶体管MP1上流过的电流。并且由于PMOS晶体管MPS和MP1的源极相连，因此，节点DMPS的电压与中间节点LX的电压的差等于PMOS晶体管MPS的压降与PMOS晶体管MP1的压降的差，也就是说，比较节点DMPS的电压与中间节点LX的电压相当于比较PMOS晶体管MPS的压降与PMOS晶体管MP1的压降。因此，所述第一比较电路222通过比较节点DMPS的电压与中间节点LX的电压实现了比较PMOS晶体管MPS的压降与PMOS晶体管MP1的压降。

同理，当NMOS晶体管MNS和MN1导通时，NMOS晶体管MNS上的压降等于Ic2.RMNS，且第二电流阈值I2=k2.Ic2，在特定的实施例中，k2、RMNS为常数，因此，NMOS晶体管MNS上的压降与第二电流阈值I2成正比例，即其可以反映第二电流阈值I2。NMOS晶体管MN1的压降等于IMN1.RMN1，在特定的实施例中，电阻RMN1为常数，因此NMOS晶体管MN1的压降与其上的流过的电流IMN1成正比，即NMOS晶体管MN1的压降反映NMOS晶体管MN1上流过的电流。并且由于NMOS晶体管MNS和MN1的源极相连，因此，节点DMNS的电压与地节点的电压的差等于NMOS晶体管MNS的压降与NMOS晶体管MN1的压降的差，也就是说，比较节点DMNS的电压与节点地的电压相当于比较NMOS晶体管MNS的压降与NMOS晶体管MN1的压降。因此，所述第二比较电路224通过比较节点DMNS的电压与地节点的电压实现了比较NMOS晶体管MNS的压降与NMOS晶体管MN1的压降。

在一个实施例中，所述控制电路220还包括逻辑驱动电路229，所述逻辑驱动电路229包括逻辑运算器2292和驱动电路2294。

所述逻辑运算器2292根据所述第一比较电路222输出的第一比较信号NC 1和第二比较电路224输出的第二比较信号NC2进行逻辑运算，输出控制信号NON，当所述电感电流IL大于第一电流阈值I1时，输出的控制信号NON为第一逻辑电平（高电平或者低电平），当所述电感电流IL小于第二电流阈值I2时，输出的控制信号NON为第二逻辑电平（低电平或者高电平）。

所述驱动电路2294的第一输出端为所述控制电路220的第一输出端GP1，第二输出端为所述控制电路220的第二输出端GN1，当所述逻辑运算器2292输出的控制信号NON为第一逻辑电平时，所述驱动电路2294先控制PMOS晶体管MP1和MPS关断，然后控制NMOS晶体管MN1和MNS导通；当所述逻辑运算器2292输出的控制信号NON为第二逻辑电平时，所述驱动电路2294先NMOS晶体管MN1和MNS关断。然后控制PMOS晶体管MP1和MPS导通。

为了便于理解，以下具体介绍图2中的恒流充电模式下的充电管理路的工作过程。

在如图2所示的实施例中，所述第一比较电路222的第一输入端为正相输入端，第二输入端为负相输入端。所述第二比较器224的第一输入端为正相输入端，第二输入端为负相输入端。所述逻辑运算器2292包括第一或非门NOR1、第二或非门NOR2和反相器INV1。第一或非门NOR1的第一输入端与第一比较器222的输出端相连，其第二个输入端与第二或非门NOR2的输出端相连，其输出端与反相器INV1的输入端相连。反相器INV1的输出端作为逻辑运算器2293的输出端NON。第二或非门NOR2的第一输入端与第二比较器224的输出端相连，其第二输入端与第一或非门NOR1的输出端相连。

第一比较电路222在PMOS晶体管MPS和MP1都关断时，输出的第一比较信号NC1为低电平（第二逻辑电平）；第二比较电路224在NMOS晶体管MNS和MN1都关断时，输出的第二比较信号NC2为低电平（第二逻辑电平）。第一比较电路222在PMOS晶体管MPS和MP1导通时，比较节点DMPS的电压和所述中间节点LX的电压，当所述中间节点LX的电压高于节点DMPS的电压时，其输出的第一比较信号NC1仍为低电平，表明PMOS晶体管MP1的电流（即电感电流IL）小于第一电流阈值I1，直到当所述中间节点LX的电压低于节点DMPS的电压时，表明PMOS晶体管MP1的电流（即电感电流IL）大于第一电流阈值I1,此时第一比较器222输出的第一比较信号NC1变成高电平（第一逻辑电平），导致逻辑运算器2292输出的控制信号NON为高电平（即第一逻辑电平），使驱动电路2294控制PMOS晶体管MP1和MPS关断，然后控制NMOS晶体管MN1和MNS导通。

第二比较电路224在NMOS晶体管MNS和晶体管MN1导通时，比较节点DMNS的电压和地接点的电压，当节点DMNS的电压低于地节点的电压时，其输出的第二比较信号NC2仍为低电平，表明NMOS晶体管MN1的电流（即电感电流IL）大于第二电流阈值I2，直到节点DMNS的电压高于地节点的电压时，表明NMOS晶体管MN1的电流（即电感电流IL）小于第二电流阈值I2，此时第二比较电路224输出的第二比较信号NC2变成高电平（第一逻辑电平）。由于此时NMOS晶体管MN1处于导通状态，PMOS晶体管MP1处于关断状态，所以，第一比较电路222输出的第一比较信号NC1为低电平，导致逻辑运算器2292输出的控制信号NON变成低电平（第二逻辑电平），使驱动电路2294因控制NMOS晶体管MN1和MNS关断，然后控制PMOS晶体管MP1和MPS导通。这样周而复始，控制PMOS晶体管MP1和NMOS晶体管MN1交替导通。

在另一个实施例中，所述第一比较电路222的第一输入端为负相输入端，第二输入端为正相输入端，或者/和所述第二比较电路224的第一输入端为负相输入端，第二输入端为正相输入端，相应的，所述逻辑运算器2292的运算逻辑也要进行相应的改变。

请参考图4所示，其为图2中的第一基准电流产生电路和第二基准电流产生电路在一个实施例中的电路示意图。所述第一基准电流产生电路和所述第二基准电流产生电路包括PMOS晶体管MP41、MP42和MP43，NMOS晶体管MN41和MN42，运算放大器OP和电阻R42。PMOS晶体MP41、MP42和MP43的源极都与电源VDD相连，栅极连接在一起；PMOS晶体MP41的漏极通过电阻R42接地；运算放大器OP的正相输入端与PMOS晶体MP41漏极和电阻R42的连接节点相连，其负相输入端连接参考电压VREF，其输出端与PMOS晶体管MP41的栅极相连；NMOS晶体管MN41和MN42的源极都接地，栅极都与NMOS晶体管MN41的漏极相连，NMOS晶体管MN41的漏极与PMOS晶体管MP43的漏极相连，PMOS晶体管MP42的漏极输出所述注入型基准电流IC2，NMOS晶体管MN42的漏极输出所述下拉型基准电流IC1。

电阻R42可以为一芯片外置电阻，也可以为芯片内置电阻，PMOS晶体管MP41、MP42和MP43构成电流镜，NMOS晶体管MN41和MN42构成电流镜。

如果PMOS晶体管MP42相对MP41的电流镜复制系数是M1，则所述注入型基准电流Ic2=(VREF/R42).M1。其中VREF为参考电压VREF的电压值，R42为电阻R42的电阻值。这里所指的电流镜复制系数M1可以等于PMOS晶体管M42相对MP41的宽长比之比。如果PMOS晶体管MP43相对MP41的电流镜复制系数是M2，NMOS晶体管MN42相对MN41的复制系数为M3，而假设M4=M2.M3，则所述下拉型基准电流Ic 1=(VREF/R42).M4。

则所述平均电流IA=(VREF/R42).(M1.k2+M4.k1)/2

这样可以通过设定电阻R42的值来设定所述输出电路210输出的平均电流IA。

请参考图5所示，其为图2中的第一基准电流产生电路和第二基准电流产生电路在另一个实施例中的电路示意图。所述第一基准电流产生电路和所述第二基准电流产生电路包括PMOS晶体管MP41、MP42和MP43，NMOS晶体管MN41、MN42和MN43，运算放大器OP和电阻R42。PMOS晶体MP41、MP42和MP43的源极都与电源VDD相连，栅极都与PMOS晶体MP41的漏极相连；PMOS晶体MP41的漏极和地节点之间依次串联所述NMOS晶体管MN43和电阻R42，所述NMOS晶体管MN43的衬底接地；所述运算放大器OP的负相输入端与所述NMOS晶体管MN43和电阻R42连接的节点相连，其正相输入端连接参考电压VREF，其输出端与所述NMOS晶体管MN43的栅极相连；NMOS晶体管MN41和MN42的源极都接地，栅极都与NMOS晶体管MN41的漏极相连，NMOS晶体管MN41的漏极与PMOS晶体管MP43的漏极相连，PMOS晶体管MP42的漏极输出所述注入型基准电流IC2，NMOS晶体管MN42的漏极输出所述下拉型基准电流IC1。

图5与图4的区别在于，在PMOS晶体管MP41和电阻R42之间连接有NMOS晶体管MN43，NMOS晶体管MN43的漏极与PMOS晶体管MP41、MP42和MP43的栅极相连，栅极与运算放大器OP的输出端相连，衬底接地。运算放大器OP的负相输入端与NMOS晶体管MN43和电阻R42的连接节点相连。

图5中的电流镜可以为更为复杂的其他电流镜结构，如级联电流镜或威尔逊电流镜(Wilson Current Mirror)等，从而改善电流镜复制精度。

请参考图6所示，其为图2中的第一基准电流产生电路和第二基准电流产生电路在另一个实施例中的电路示意图。其与图4的区别在于，所述第一基准电流产生电路和所述第二基准电流产生电路还包括从NMOS晶体管MN42的漏极流向地的第一恒流源I1和从PMOS晶体管MP42的漏极流向地的第二恒流源I2。这样：

Ic2=(VREF/R42).M1-I2，

Ic1=(VREF/R42).M4+I1，可得:

IA=(VREF/R42).(M1.k2+M4.k1)/2+(I1.k1-I2.k2)/2

请参考图7所示，其为本发明中的恒流充电模式下的充电管理电路在另一个实施例中的电路示意图。图7和图2的区别在于，

所述控制电路220还包括连接于所述驱动电路2294的第一输出端GP1和第一或非门NOR1的第三输入端之间的最大导通控制模块Max。所述最大导通控制模块Max用于控制PMOS晶体管MP1的最大导通时间。在本实施例中，当PMOS晶体管MP1的导通时间达到所述最大导通控制模块Max内部设定的最大时间时输出高电平，从而导致所述逻辑运算器2292输出的控制信号NON为高电平，使驱动电路2294控制关断PMOS晶体管MP1和MPS关断，然后控制NMOS晶体管MN1和MNS导通。这样就限制了PMOS晶体管MP1的最大导通时间。由于本发明采用变频控制方式，所以对最大导通时间限制，有利于避免工作在音频范围内的频率，导致不良的音频噪声。

请参考图8所示，其为图7中的所述最大导通控制模块Max在一个实施例中的电路示意图。

所述最大导通控制模块Max是一个以CLK为时钟的计数器，其包括时钟端CLK、复位端RST和输出端Q，其时钟端CLK输入时钟信号CLK，复位端RST与所述控制电路220的第一输出端GP1相连，复位信号为低电平有效，即复位信号为低电平时，将计数器复位，输出端Q被复位为低电平。当所述第一输出端GP1输出的驱动信号GP1为低电平时，PMOS晶体管MP1导通，计数器复位并开始计时，当计数到设定的数值N时，输出端Q输出高电平，使所述逻辑运算器2292输出高电平（即第一逻辑电平），所述驱动电路2294输出的第一驱动信号GP1为高电平和第二驱动信号MN1为低电平，驱动PMOS晶体管MP1关断和NMOS晶体管MN1导通。N.TCLK即设定的PMOS晶体管MP1最大导通时间，其中N是计数值，TCLK是时钟信号CLK的周期。

综上所述，本发明中的充电管理电路包括输出电路210和控制电路220。所述控制电路220用于检测所述电感L1的电感电流IL，当所述电感电流IL大于第一电流阈值I1时，控制第一功率开关关断和第二功率开关导通，当所述电感电流IL小于第二电流阈值I2时，控制第一功率开关导通和第二功率开关关断，其中第一电流阈值I1大于第二电流阈值I2。从而将充电管理电路输出的平均电流IA调整到某个设定值，其电路结构较简单，可以节省芯片面积，降低芯片的成本。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种恒流充电模式下的充电管理电路，其特征在于，其包括输出电路和控制电路，

所述输出电路包括连接于电源和中间节点之间的第一功率开关、连接于中间节点和地之间的第二功率开关、连接于中间节点和输出电路的输出端之间的电感，连接于输出电路的输出端和地之间的电容；

所述控制电路用于检测所述电感的电感电流，当所述电感电流大于第一电流阈值时，控制第一功率开关关断和第二功率开关导通，当所述电感电流小于第二电流阈值时，控制第一功率开关导通和第二功率开关关断，其中第一电流阈值大于第二电流阈值，

所述控制电路包括第一电流阈值确定电路和第二电流阈值确定电路，

所述第一功率开关为第一PMOS晶体管，所述第二功率开关为第一NMOS晶体管，

所述第一电流阈值确定电路包括第二PMOS晶体管和第一基准电流产生电路，所述第二PMOS晶体管的栅极与第一PMOS晶体管的栅极相连，源极与电源相连，漏极与第一基准电流产生电路产生的下拉型基准电流相连，所述下拉型基准电流驱动第二PMOS晶体管的漏极，从第二PMOS晶体管的漏极流向地节点，所述第一PMOS晶体管相对第二PMOS晶体管的宽长比之比为第一比值，第一PMOS晶体管和第二PMOS晶体管同时导通或者关断，第一电流阈值等于所述下拉型基准电流的电流值与所述第一比值的乘积；

所述第二电流阈值确定电路包括第二NMOS晶体管和第二基准电流产生电路，所述第二NMOS晶体管的栅极与第一NMOS晶体管的栅极相连，源极与所述中间节点相连，漏极与第二基准电流产生电路产生的注入型基准电流相连，所述注入型基准电流驱动第二NMOS晶体管的漏极，从电源节点流向第二NMOS晶体管的漏极，第一NMOS晶体管相对第二NMOS晶体管的宽长比之比为第二比值，第一NMOS晶体管和第二NMOS晶体管同时导通或者关断，第二电流阈值等于所述注入型基准电流的电流值与所述第二比值的乘积，

所述第一比较电路的第一输入端与所述第二PMOS晶体管的漏极相连，第二输入端与所述中间节点相连，输出端输出第一比较信号，其仅在第一PMOS晶体管和第二PMOS晶体管导通且所述中间节点的电压低于所述第二PMOS晶体管的漏极的电压时，输出的第一比较信号为第一逻辑电平，第一比较信号为第一逻辑电平信号代表的是电感电流大于第一电流阈值，其他情况时输出的第一比较信号为第二逻辑电平；

所述第二比较电路的第一输入端与第二NMOS晶体管的漏极相连，第二输入端与地节点相连，输出端输出第二比较信号，其仅在第一NMOS晶体管和第二NMOS晶体管导通，且所述第二NMOS晶体管的漏极的电压高于地节点的电压时，输出的第二比较信号为第一逻辑电平，第二比较信号为第一逻辑电平信号代表的是电感电流小于第二电流阈值，其他情况时输出的第二比较信号为第二逻辑电平。

2.根据权利要求1所述的充电管理电路，其特征在于，当所述电感电流大于第一电流阈值时，先控制第一功率开关关断，然后控制第二功率开关导通；当所述电感电流小于第二电流阈值时，先控制第二功率开关关断，然后控制第一功率开关导通。

3.根据权利要求1或者2所述的充电管理电路，其特征在于，在第一功率开关导通和第二功率开关关断时，所述控制电路通过检测第一功率开关上的电流来检测所述电感的电感电流；在第一功率开关关断和第二功率开关导通时，所述控制电路通过检测第二功率开关上的电流来检测所述电感的电感电流，

所述控制电路包括第一比较电路和第二比较电路，所述第一比较电路对第一电流阈值和第一功率开关上的电流进行比较以确定所述电感电流是否大于第一电流阈值；所述第二比较电路对第二电流阈值和第二功率开关上的电流进行比较以确定所述电感电流是否小于第二电流阈值。

4.根据权利要求3所述的充电管理电路，其特征在于，所述控制电路还包括逻辑驱动电路，所述逻辑驱动电路包括逻辑运算器和驱动电路，

所述逻辑运算器根据所述第一比较电路输出的第一比较信号和第二比较电路输出的第二比较信号进行逻辑运算，并输出控制信号，当所述电感电流大于第一电流阈值时，输出的控制信号为第一逻辑电平；当所述电感电流小于第二电流阈值时，输出的控制信号为第二逻辑电平，

所述驱动电路的第一输出端为所述控制电路的第一输出端，第二输出端为所述控制电路的第二输出端，当所述逻辑运算器输出的控制信号为第一逻辑电平时，所述驱动电路先控制第一PMOS晶体管和第二PMOS晶体管关断，然后控制第一NMOS晶体管和第二NMOS晶体管导通；当所述逻辑运算器输出的控制信号为第二逻辑电平时，所述驱动电路先控制第一NMOS晶体管和第二NMOS晶体管关断，然后控制第一PMOS晶体管和第二PMOS晶体管导通。

5.根据权利要求4所述的充电管理电路，其特征在于，所述第一比较电路的第一输入端为正相输入端，第二输入端为负相输入端，所述第二比较器的第一输入端为正相输入端，第二输入端为负相输入端，

所述逻辑运算器包括第一或非门、第二或非门和反相器，第一或非门的第一输入端与第一比较器的输出端相连，其第二个输入端与第二或非门的输出端相连，其输出端与反相器的输入端相连，反相器的输出端作为逻辑运算器的输出端，第二或非门的第一输入端与第二比较器的输出端相连，其第二输入端与第一或非门的输出端相连。

6.根据权利要求1所述的充电管理电路，其特征在于，所述第一基准电流产生电路和所述第二基准电流产生电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、运算放大器和电阻，

第三PMOS晶体、第四PMOS晶体管和第五PMOS晶体管的源极都与电源相连，栅极连接在一起；第三PMOS晶体的漏极通过所述电阻接地；所述运算放大器的正相输入端与第三PMOS晶体漏极和电阻的连接节点相连，其负相输入端连接参考电压，其输出端与第三PMOS晶体管的栅极相连；第三NMOS晶体管和第四NMOS晶体管的源极都接地，栅极都与第三NMOS晶体管的漏极相连，第三NMOS晶体管的漏极与第五PMOS晶体管的漏极相连，第四PMOS晶体管的漏极输出所述注入型基准电流，第四NMOS晶体管的漏极输出所述下拉型基准电流。

7.根据权利要求6所述的充电管理电路，其特征在于，所述第一基准电流产生电路和所述第二基准电流产生电路还包括从第四NMOS晶体管的漏极流向地节点的第一恒流源和从第四PMOS晶体管的漏极流向地节点的第二恒流源。

8.根据权利要求1所述的充电管理电路，其特征在于，所述第一基准电流产生电路和所述第二基准电流产生电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、运算放大器和电阻，

第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管的源极都与电源相连，栅极都与第三PMOS晶体管的漏极相连；第三PMOS晶体的漏极和地节点之间依次串联所述第五NMOS晶体管和所述电阻，第五NMOS晶体管的衬底接地；所述运算放大器的负相输入端与第五NMOS晶体管和电阻的连接节点相连，其正相输入端连接参考电压，其输出端与第五NMOS晶体管的栅极相连；第三NMOS晶体管和第四NMOS晶体管的源极都接地，栅极都与第三NMOS晶体管的漏极相连，第三NMOS晶体管的漏极与第五PMOS晶体管的漏极相连，第四PMOS晶体管的漏极输出所述注入型基准电流，第四NMOS晶体管的漏极输出所述下拉型基准电流。

9.根据权利要求6所述的充电管理电路，其特征在于，所述控制电路还包括连接于所述驱动电路的第一输出端和第一或非门的第三输入端之间的最大导通控制模块，所述最大导通控制模块用于控制第一PMOS晶体管的最大导通时间，当所述第一PMOS晶体管的导通时间达到所述最大导通控制模块设定的最大导通时间时，使所述控制电路先控制第一PMOS晶体管和第二PMOS晶体管关断，然后控制第一NMOS晶体管和第二NMOS晶体管导通。

10.根据权利要求9所述的充电管理电路，其特征在于，

所述最大导通控制模块为时钟计数器，其包括时钟端、复位端和输出端，其时钟端输入时钟信号，复位端与所述控制电路的第一输出端相连，复位信号为低电平有效，当所述控制电路的第一输出端输出的驱动信号为低电平时，计数器复位并开始计时，当计数到设定的数值N时，输出端输出高电平，N为自然数。