CN102902644B - 一种闪存控制器以及闪存控制方法 - Google Patents
一种闪存控制器以及闪存控制方法 Download PDFInfo
- Publication number
- CN102902644B CN102902644B CN201210367601.7A CN201210367601A CN102902644B CN 102902644 B CN102902644 B CN 102902644B CN 201210367601 A CN201210367601 A CN 201210367601A CN 102902644 B CN102902644 B CN 102902644B
- Authority
- CN
- China
- Prior art keywords
- atomic operation
- memory
- microcode
- flash memory
- flash
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000000354 decomposition reaction Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000011079 streamline operation Methods 0.000 description 2
Landscapes
- Read Only Memory (AREA)
Abstract
本发明公开了一种闪存控制器以及闪存控制方法，采用事先将闪存控制命令进行分解，将其分解为闪存可以识别的原子操作；并将该原子操作编成微码装载在闪存控制器中。在执行闪存控制命令时，采用查找的方式找到对应的微码，完成命令的执行过程。闪存控制器不需要对每条闪存控制命令进行解析，因此提高了闪存控制命令的执行速度。此外由于采用了RAM来存储闪存操作所需要的控制信号，可以有效减少芯片的使用面积。对于增加新的闪存控制命令时，只需要进行一次命令的分解、编码和装载过程，大大简化了闪存控制器设计的复杂度。
Description
技术领域
本发明涉及一种闪存管理装置，具体涉及一种闪存控制器的设计技术。
背景技术
随着闪存大量在终端设备中使用，闪存的存储容量也越来越大，而用户对于闪存读写速度的要求也越来越高。现有技术中的管理闪存的装置为闪存控制器，在闪存控制器中一般设置有指令解析单元，用于解析主机发送的闪存控制命令；对于主机的每一个命令都需要有一个解析过程和存储解析后的闪存控制命令的存储过程；再根据一定的规则将解析后的闪存控制命令予以执行。上述的处理机制对闪存控制器的性能要求比较高，导致闪存控制器芯片的面积较大，而且对于主机发送的闪存控制命令的处理速度不高。此外对于下挂多通道闪存芯片或者闪存芯片阵列时，设计思路复杂。而且对于下挂不同的闪存芯片可能需要重新设计闪存控制器，通用性比较差。
发明内容
本发明解决的技术问题是提供一种闪存控制器以及闪存控制方法，使得闪存控制器能够高速执行主机发送的闪存控制命令。
本发明公开的闪存控制器，包括：指令分解模块、指令编码模块和闪存控制单元；所述指令分解模块，用于接收主机的闪存控制命令，并将其分解成原子操作指令；所述指令编码模块，用于将所述原子操作指令编译成微码；所述闪存控制单元，用于将所述微码解析成闪存可以识别的操作信号，并执行所述操作信号。
进一步的，所述指令编码模块还包括存储器单元，所述存储器单元用于存储所述指令分解模块分解后的原子操作指令和所述原子操作指令编译后的微码。所述存储器单元还包括原子操作指令存储器和微码存储器；所述原子操作指令存储器，用于存储所述指令分解模块分解后的原子操作指令；所述微码存储器，用于存储所述原子操作指令编译后的微码。
优选的，所述原子操作指令存储器为第一级RAM，所述微码存储器为第二级RAM。所述的第一级RAM和第二级RAM还用于通过非易失性存储器或者装载器软件装入所述原子操作指令和所述微码。
优选的，所述指令分解模块分解后的原子操作指令为RISC指令集。
本发明还公开的闪存控制方法，包括以下处理步骤：
将主机的闪存控制命令分解成原子操作指令；
将所述原子操作指令编译成微码，并将所述原子操作指令和所述微码装入存储器单元；
接收主机发送的闪存控制命令，获取对应的原子操作指令在存储器单元中的地址信息；
根据对应的原子操作指令在存储器单元中获取对应的微码信息；
将微码信息解析成闪存可以识别的操作信号，并执行所述操作信号。
进一步的，所述将所述原子操作指令和所述微码装入存储器单元具体为：
在所述的存储器单元中设置原子操作指令存储器和微码存储器；
将所述分解后的原子操作指令装入原子操作指令存储器；
将所述原子操作指令编译后的微码装入微码存储器。
优选的，所述装入原子操作指令和微码的方式包括通过非易失性存储器装入和通过或者装载器软件装入。
优选的，所述分解后的原子操作指令为RISC指令集。
由于本发明采用事先将闪存控制命令进行分解，将其分解为闪存可以识别的原子操作；并将该原子操作编成微码装载在闪存控制器中。在执行闪存控制命令时，采用查找的方式找到对应的微码，完成命令的执行过程。闪存控制器不需要对每条闪存控制命令进行解析，因此提高了闪存控制命令的执行速度。此外由于采用了RAM来存储闪存操作所需要的控制信号，可以有效减少芯片的使用面积。对于增加新的闪存控制命令时，只需要进行一次命令的分解、编码和装载过程，后续就可以快速执行该新的闪存控制命令，大大简化了闪存控制器设计的复杂度。
附图说明
图1是闪存控制器的工作原理图；
图2是本发明闪存控制器的工作原理图；
图3是本发明下挂闪存阵列的闪存控制器的工作原理图；
图4是本发明闪存控制方法流程图。
具体实施方式
下面结合附图，并通过实施例详细介绍本发明的实现过程。
如图1所示，闪存控制器是位于主机和闪存之间，用于接收主机的闪存控制命令，完成对闪存的读写控制。闪存控制器将主机的闪存控制命令转换成闪存可以识别并执行的操作信号。
实施例一
如图2所示为本发明闪存控制器的工作原理，本实施例中闪存控制器包括：指令分解模块、指令编码模块和闪存控制单元。指令分解模块用于接收主机的闪存控制命令，例如：读、写、擦除等，并将其分解成原子操作指令，该原子命令为闪存可以识别的，例如：发送命令、发送地址、延迟等待等等。指令编码模块用于将原子操作指令编译成微码。闪存控制单元用于将微码解析成闪存可以识别的操作信号，并执行操作信号。
在一种实施方式中，在指令编码模块还包括存储器单元，该存储器单元用于存储指令分解模块分解后的原子操作指令和原子操作指令编译后的微码。可以采用分别存储的方式，即存储器单元还可以包括：原子操作指令存储器和微码存储器；原子操作指令存储器用于存储所述指令分解模块分解后的原子操作指令；微码存储器用于存储原子操作指令编译后的微码。在本实施例中存储器可以采用RAM来实现，一种实现方式为将原子操作指令存储器设置为第一级RAM，将微码存储器设置为第二级RAM。
原子操作指令和微码的装载方式有两种：一种是通过非易失性存储器将其分别装载到第一级RAM和第二级RAM；另一种是通过装载器软件将原子操作指令和所述微码分别装入第一级RAM和第二级RAM中。
在一种实施方式中，指令分解模块将闪存控制命令分解后的原子操作指令为RISC指令集。
实施例二
如图3所示，为本发明下挂闪存阵列闪存控制器的工作原理，与实施例一的区别在于闪存控制器中设置有多个微码存储器和多个闪存控制单元，每个闪存通道的闪存芯片组分别对应一个微码存储器和一个闪存控制单元。这样可以实现对不同闪存通道的闪存芯片的并行处理。每个通道内的多个闪存芯片也可以实现并行处理。即每个闪存控制单元对于每个通道内的不同的闪存芯片发送流水线操作信号，即每个通道的不同闪存芯片在接收到流水线操作信号后也可以实现并行操作。这种设置方式进一步提高了闪存读写速度。
实施例三
如图4所示，为本发明闪存控制方法流程，包括以下处理过程：
主机命令分解：将主机的闪存控制命令分解成原子操作指令。即指令分解模块将主机发来的闪存控制命令分解成闪存可识别原子操作指令，一种优选的方式是将其分解为RISC指令集。
编码和装载：将原子操作指令编译成微码，并将原子操作指令和所述微码装入存储器单元；具体可以分别将其装入原子操作指令存储器和微码存储器，存储器可以采用RAM来实现，原子操作指令存储器设为第一级RAM，微码存储器为第二级RAM。装载的方式包括通过非易失性存储器装入和通过或者装载器软件装入。
取址：当主机发送某条闪存控制命令时，闪存控制器接收主机发送的闪存控制命令，获取该命令对应的原子操作指令在存储器单元中的地址信息；从而得到原子操作指令，例如可以是RISC指令集中的某条指令。
译码：根据对应的原子操作指令在存储器单元中获取对应的微码信息，并读取该微码；
执行：将微码信息经过闪存控制单元解析成闪存可以识别的操作信号，并执行所述操作信号。同时根据微码获得下一条原子操作指令的地址，依次执行直到该闪存控制命令对应的指令序列执行完毕。
对于需要新增加闪存控制命令时，只需要将新增加的闪存控制命令通过指令分解单元分解成原子操作指令，即修改原子操作指令存储器和微码存储器（或第一级RAM和第二级RAM）即可，而不需要去修改闪存控制单元。
以上所述实施例，仅为本发明的较佳实例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种闪存控制器，其特征在于，所述闪存控制器包括：指令分解模块、指令编码模块和闪存控制单元；
所述指令分解模块，用于接收主机的闪存控制命令，并将其分解成原子操作指令；
所述指令编码模块，用于将所述原子操作指令编译成微码；
所述闪存控制单元，用于将所述微码解析成闪存可以识别的操作信号，并执行所述操作信号；
所述指令编码模块还包括存储器单元，所述存储器单元还包括原子操作指令存储器和微码存储器；所述原子操作指令存储器用于存储所述指令分解模块分解后的原子操作指令；所述微码存储器用于存储所述原子操作指令编译后的微码；所述原子操作指令存储器为第一级RAM，所述微码存储器为第二级RAM。
2.根据权利要求1所述的闪存控制器，其特征在于，所述原子操作指令存储器用于通过非易失性存储器或者装载器软件装入所述原子操作指令；所述微码存储器用于通过非易失性存储器或者装载器软件装入所述微码。
3.根据权利要求1或2所述的闪存控制器，其特征在于，所述指令分解模块分解后的原子操作指令为RISC指令。
4.一种闪存控制方法，其特征在于，所述方法包括以下处理步骤：
将主机的闪存控制命令分解成原子操作指令；
将所述原子操作指令编译成微码，并将所述原子操作指令和所述微码装入存储器单元，具体为将所述原子操作指令装入所述存储器单元中的原子操作指令存储器，将所述微码装入所述存储器单元中的微码存储器，所述原子操作指令存储器为第一级RAM，所述微码存储器为第二级RAM；
接收主机发送的闪存控制命令，获取对应的原子操作指令在存储器单元中的地址信息；
根据对应的原子操作指令在存储器单元中获取对应的微码信息；
将微码信息解析成闪存可以识别的操作信号，并执行所述操作信号。
5.根据权利要求4所述的闪存控制方法，其特征在于，装入原子操作指令的方式包括通过非易失性存储器装入或者装载器软件装入；装入微码的方式包括通过非易失性存储器装入或者装载器软件装入。
6.根据权利要求4或5所述的闪存控制方法，其特征在于，所述分解后的原子操作指令为RISC指令。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210367601.7A CN102902644B (zh) | 2012-09-28 | 2012-09-28 | 一种闪存控制器以及闪存控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210367601.7A CN102902644B (zh) | 2012-09-28 | 2012-09-28 | 一种闪存控制器以及闪存控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102902644A CN102902644A (zh) | 2013-01-30 |
| CN102902644B true CN102902644B (zh) | 2016-02-17 |
Family
ID=47574888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210367601.7A Active CN102902644B (zh) | 2012-09-28 | 2012-09-28 | 一种闪存控制器以及闪存控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102902644B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107797821B (zh) * | 2016-09-05 | 2021-10-08 | 上海宝存信息科技有限公司 | 重试读取方法以及使用该方法的装置 |
| CN111796771B (zh) * | 2020-06-30 | 2024-01-26 | 深圳大普微电子科技有限公司 | 闪存控制器、固态硬盘及其控制器、闪存命令管理方法 |
| CN112347003B (zh) * | 2020-11-26 | 2024-05-14 | 北京泽石科技有限公司 | 一种高效的闪存颗粒微码控制方法 |
| CN113835756A (zh) * | 2021-09-28 | 2021-12-24 | 深圳大普微电子科技有限公司 | 主机命令解析方法和装置、固态硬盘控制器、固态硬盘 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101178644A (zh) * | 2006-11-10 | 2008-05-14 | 上海海尔集成电路有限公司 | 一种基于复杂指令集计算机结构的微处理器架构 |
| CN201893105U (zh) * | 2010-08-27 | 2011-07-06 | 北京凡达讯科技有限公司 | 一种系统自适应电子纸显示芯片 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8321489B2 (en) * | 2006-09-15 | 2012-11-27 | National Semiconductor Corporation | Software reconfigurable digital phase lock loop architecture |
-
2012
- 2012-09-28 CN CN201210367601.7A patent/CN102902644B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101178644A (zh) * | 2006-11-10 | 2008-05-14 | 上海海尔集成电路有限公司 | 一种基于复杂指令集计算机结构的微处理器架构 |
| CN201893105U (zh) * | 2010-08-27 | 2011-07-06 | 北京凡达讯科技有限公司 | 一种系统自适应电子纸显示芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102902644A (zh) | 2013-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9407286B2 (en) | Data compression apparatus, data compression method, and memory system including the data compression apparatus | |
| CN101593084B (zh) | 存储器系统和操作存储器系统的方法 | |
| US9208021B2 (en) | Data writing method, memory storage device, and memory controller | |
| CN101719100B (zh) | 用于非易失性存储器的基于压缩的耗损均衡 | |
| US9952806B2 (en) | Mapping table loading method and memory storage apparatus | |
| CN102902644B (zh) | 一种闪存控制器以及闪存控制方法 | |
| US20110154299A1 (en) | Apparatus and method for executing instrumentation code | |
| CN104615550A (zh) | 一种存储设备坏块的处理方法、装置及存储设备 | |
| KR20140142035A (ko) | 메모리 컨트롤러 및 상기 메모리 컨트롤러의 동작방법 | |
| CN104715796A (zh) | 多位存储单元非易失性存储器的写入方法及系统 | |
| US20130185484A1 (en) | File programming method and associated device for nand flash | |
| CN105930186B (zh) | 多cpu的软件加载方法及基于多cpu的软件加载装置 | |
| CN110058799A (zh) | 存储器装置及操作存储器装置的方法 | |
| CN102955751A (zh) | 存储器储存装置、存储器控制器与数据写入方法 | |
| CN104637534A (zh) | 半导体存储器件及操作其的方法 | |
| US20150161042A1 (en) | Memory management method, memory controlling circuit unit, and memory storage device | |
| CN106326136A (zh) | 固态硬盘搜集垃圾区块的方法 | |
| CN106339178A (zh) | 存储器控制单元及包括该存储器控制单元的数据存储设备 | |
| US20140372833A1 (en) | Data protecting method, memory controller and memory storage device | |
| US8595594B2 (en) | Data processing method, memory controller, and memory storage device | |
| KR20170012006A (ko) | 메모리 컨트롤러와 이를 포함하는 메모리 시스템 | |
| CN110543435A (zh) | 存储单元的混合映射操作方法、装置、设备及存储介质 | |
| CN104598409A (zh) | 一种处理输入输出请求的方法及设备 | |
| US10678698B2 (en) | Memory storage device, control circuit and method including writing discontinuously arranged data into physical pages on word lines in different memory sub-modules | |
| US10529426B2 (en) | Data writing method, valid data identifying method and memory storage apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430070 Wuhan, Hubei Wuhan East Lake New Technology Development Zone, high-tech two Road No. 1 South Guan Industrial Park 2 factory 2-3 floor West. Patentee after: EXASCEND TECHNOLOGY (WUHAN) CO.,LTD. Address before: 430074 west of 2-3 building, No. 2 factory building, Guan Nan Industrial Park, two new road, Hubei, Wuhan, East Lake. Patentee before: MEMORIGHT (WUHAN) Co.,Ltd. |
|
| CP03 | Change of name, title or address | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Flash memory controller and flash memory control method Effective date of registration: 20211021 Granted publication date: 20160217 Pledgee: Bank of Hankou Limited by Share Ltd. Financial Services Center Pledgor: EXASCEND TECHNOLOGY (WUHAN) Co.,Ltd. Registration number: Y2021420000115 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| CP03 | Change of name, title or address |
Address after: 430000 west of 2-3 / F, No.2 factory building, Guannan Industrial Park, No.1 Gaoxin 2nd Road, Wuhan Donghu New Technology Development Zone, Wuhan City, Hubei Province Patentee after: Zhiyu Technology Co.,Ltd. Address before: 430070 Wuhan, Hubei Wuhan East Lake New Technology Development Zone, high-tech two Road No. 1 South Guan Industrial Park 2 factory 2-3 floor West. Patentee before: EXASCEND TECHNOLOGY (WUHAN) CO.,LTD. |
|
| CP03 | Change of name, title or address |