CN102859494A - 用于检验输出信号的方法和定时器模块 - Google Patents

Abstract

本发明涉及一种用于检验定时器模块的输出信号的方法，其中定时器模块具有至少一个输出模块、至少一个输入模块和至少一个逻辑模块。在此，除了要检验的输出信号通过输出模块输出之外，该要检验的输出信号还通过输入模块被读入到定时器模块中，并且针对该要检验的输出信号，在输入模块中确定要检验的信号特性。此外，通过逻辑模块从输入模块读取要检验的信号特性，以及在逻辑模块中的要检验的信号特性与针对所述信号特性的预给定的值进行比较。

Description

用于检验输出信号的方法和定时器模块

技术领域

本发明涉及一种定时器模块和一种用于检验输出信号的方法。

背景技术

用于激励（Ansteueren）安全关键的应用（例如在通过汽车领域中的控制设备激励执行器时）的输出信号（或输出信号的信号变化过程）可能必须关于信号的高电位阶段或低电位阶段的持续时间或信号的周期或关于其他信号特性而被监控。在此例如常见的是，在激励执行器时对该执行器本身中的信号变化过程就极限值方面进行监控。为此需要附加的硬件和软件。

发明内容

发明优点

根据独立权利要求所述的本发明能够实现有效地、灵活地且安全地检验硬件数据处理单元、尤其是控制设备的定时器模块的输出信号或输出信号的确定的信号特性。

与公知的方法相比，可以通过使用在硬件数据处理单元中已经存在的资源而节省硬件使用和软件使用。通过使用灵活的模块可能灵活地使检验（例如检验的极限或检验的类型）与相应的应用情况相适配。此外，通过所建议的检验方法和/或所建议的检验设备也可能遵守非常高的安全要求。

其他优点和改进方案通过从属权利要求的特征来得到。这些优点不仅针对方法而且针对相对应的设备被得到。

当在逻辑模块中的预给定的比较值不是不变的值而是通过逻辑模块和/或外部CPU和/或计算单元可自由配置的值时，可能使检验与相应应用情况特别灵活地相适配。

在特别有利的扩展方案中，通过硬件数据处理单元的在信号特性与预给定的值之间执行比较的逻辑模块经由硬件数据处理单元的路由单元来读取在硬件数据处理单元的输入模块中所确定的信号特性。通过这种路由功能可以执行特别有效的并且灵活的对数据的处理并且由此执行检验。

当信号特性被存储在硬件数据处理单元、尤其是存储在逻辑模块中时，对于通过硬件数据处理单元的逻辑模块在信号特性与预给定的值之间的比较而言是有利的，因为可以特别简单且安全地被实现。

特别有利的是，在失败的比较的情况下设置如故障信号输出和/或计算单元的中断之类的措施，其中硬件数据处理单元与该计算单元处于连接。由此，可以导入故障查找或故障校正，或者也可以促使仅在合适的位置注意故障，并且由此可以防止例如在通过控制设备进行控制中的信号故障的可能的后果。

附加地，在合乎目的的扩展方案中，即使在执行比较/在每次执行比较时（即例如也与比较的成功或不成功无关地），也可以输出活动性信号（Aktivitaetssignal）。这样，比较的成功执行已经可以被确定和/或被提供证据（dokumentieren），并且由此推断出参与比较的模块和/或参数，尤其是推断出这些模块和/或参数的活动性。

特别有利地，可以通过如下方式对输出信号的信号长度进行监控：在输入模块中将时间戳值分配给输出信号的信号边沿，由此可以实现对信号特性进行有效的和安全的检验。附加地，除了相对于容许的最大值进行可能的比较之外，在此于是也还可以检验时间戳值的差：该差是否大于零。利用该特别有效的方法，可以在检验输出信号的同时也检验时基的活动性。即，不活动的时基会导致两个相同的相继的时间戳，并且由此导致时间戳值的差为零。

因此，也可以设置的是，除了与针对信号特性的预给定的值的比较之外，也执行似然性检查（Plausibilitaetspruefung），例如所描述的、信号长度是否大于零的比较。由此，除了所规定的故障之外，也可以将要通过这种似然性来检测的其他故障列入监控中。

附图说明

其中：

图1示出了定时器模块的示意性架构，

图2示出了定时器模块的逻辑模块的示意性架构，以及

图3示出了用于检验硬件数据处理单元的输出信号的方法。

具体实施方式

控制设备的定时器模块优选地可以被实施为控制设备（例如车辆控制设备）的微控制器中的IP块。该IP块集时间功能以及必要时角度功能（Winkelfunktion）于一体，接收车辆的传感装置（例如ESP的偏航率传感器（Drehratensensor））的信号和/或分析所述信号并且作用于汽车的执行器（例如在“打滑”的情况下作用于行驶动力学）。会将这种如在下文所描述的定时器可替换地也集成到输出级中，或者单独地设置这种定时器，但是该定时器始终需要进行配置的单元（例如外部计算单元），在将该定时器集成在控制设备微控制器中的情况下，这例如是所述进行配置的单元或控制设备CPU（或计算单元）。

在图1中示出了示例性定时器模块100的整体架构。定时器模块的整体结构简化地具有（多个）信号输入单元116，所述（多个）信号输入单元116将值输出给路由单元101，这些值在其他模块中被处理并且处理过的值通过路由单元101被转交给输出单元114。通过在下文所描述的模块的并行工作方式，可以在短时间内操作大数目的请求。如果不需要确定的模块，则这些模块也可以为了节省电流（功率消耗、降低温度）的目的而被断开。

定时器模块100的核心是中央路由单元101，输入单元（例如（多个）模块116）、输出单元（例如（多个）模块114）、处理单元（例如模块109）和存储单元（例如模块120）被连接到该中央路由单元101上。

路由单元101将这些模块灵活地并且可配置地相互连接，并且通过阻塞式请求和发送数据来表示用于定时器模块的新中断方案。该路由单元101在没有实施中断控制器的情况下也应付得了，这节省了面积并且由此节省了芯片费用。定时器单元100的中心方案是路由单元101的用于数据流的路由机制。定时器模块100的每个与路由单元101连接的模块（和/或子模块）可以具有任意数目的路由单元写通道（数据源）和任意数目的路由单元读通道（数据宿）。路由单元101的该方案设置的是，灵活地并且有效地将任意的数据源与任意的数据宿相连接。这可以通过数据路由机制来实现，如其从未公开的DE 10200900189中所知道的那样。

参数存储器模块120包括三个子单元121、122和123。子单元121是在FIFO（先进先出（First In, First Out））存储器122与路由单元101之间的接口。子单元123是在模块的通用总线接口（和/或复用设备112（参见下部））与FIFO 122之间的数据接口。参数存储器模块120可以用作用于进入的数据特性的数据存储器或者用作用于发出的数据的参数存储器。这些数据被存储在按逻辑方式处于FIFO子单元122之内的存储器、例如RAM中。

（优选地包括多个输入的）定时器输入模块116负责对定时器模块100的输入信号进行滤波和接收。输入信号的各种特性可以在定时器输入模块116的通道之内被测量。在此，在定时器输入模块116中，这些信号与时间信息和其他物理信息相链接（verknuepfen），并且在处理之后以及必要时在暂存在输出单元114中之后被用于生成输出信号。物理信息例如是发动机的角度或者也是其他任何物理量，如质量、温度、液体的水位高度、振荡的相位、信号的多个事件（边沿）或者周期持续时间。输入特性例如可以连同新信号电平包括所检测到的上升输入边沿或下降输入边沿的时间戳值，或连同当前时间戳包括从通道使能（Kanal-Freigabe）起的边沿数目，或包括针对整个PWM周期的PWM信号长度。与输入信号关联的值（如时基的值和在输入事件的时刻的角度基准（Winkelbasis）的值）因此表征输入信号，并且许可在连接到路由单元101上的其他模块（例如模块109）中进行计算，而且接着可以提到（ansprechen）输出单元（输出单元114），在该输出单元（输出单元114）中根据所传送的值结合当前时基值和/或角度基准值来产生输出信号。

对于已进展的数据处理而言，定时器输入模块116的所检测到的输入特性可以通过路由单元101被路由到定时器模块100的其他处理单元。

用于时钟准备（Taktaufbereitung）的单元102负责计数器和定时器模块100的时钟产生。该用于时钟准备的单元102提供了可配置的时钟，并且不仅带有时间相关的计数器而且带有位置相关的计数器的时基单元103为定时器模块100提供共同时基和/或提供当前的时间信息和位置信息（例如角度）。

各个模块都被供给时钟和时基，并且通过路由单元101彼此交换数据。通过本地地存在于各个模块中的比较器，数据相对于当前的时间和/或位置被比较，并且在此用信号通知所作出的判定，譬如接通输出信号。

在借助路由单元101对数据进行路由时，分支单元111将源的数据也提供给在一个模块或不同的模块中的多个数据宿，因为通常设置有对数据的阻塞式读取，该阻塞式读取仅仅允许从源一次读取数据。由于用于定时器模块100的可写入到路由单元101的子模块通道的每个写地址仅能够被唯一的模块读取，所以不可能并行地将数据流提供给不同的模块。这并不适用于如下源：在数据已被接收器读取之后，这些源并未使其数据无效，如例如针对DPLL模块104可以被设置的那样。为了解决常规模块的这个问题，分支单元111能够实现多次复制数据流。子模块111提供了输入通道和输出通道。为了克隆进入的数据流，相对应的输入通道可以被映射到一个或多个输出通道上。

DPLL（数字锁相环（digital phase locked loop））模块104被用于倍频。该模块104的目的是在输入频率快速改变的应用的情况下也实现位置信息或值信息的更高精度。DPLL模块104根据位置相关的输入信号产生如下脉冲：这些脉冲能够在时基单元103中实现更精细地被划分的位置信息。由此，例如角度钟（Winkeluhr）可以显示比输入信号预给定的更精细的分辨率的旋转角。此外，在DPLL模块104中有关于速度或转速的信息可用，并且可以作出如下预测：也在将时间上的前进（Vorlauf）包括在内（例如考虑激励模块的惯性）的情况下何时到达预给定的位置。DPLL模块104的输入信号通过定时器输入模块106来引导，在输入映射模块105中被滤波或者也在（例如尤其是用于分析电动机的）传感器模式分析模块115中被组合。

定时器输入模块106相对于其他定时器输入模块116因此具有如下特点：该定时器输入模块106将当前的滤波值转递给输入映射模块105和DPLL模块104，其中该定时器输入模块106利用所述当前的滤波值对输入信号进行滤波，并且所述滤波值在那也算进了经过滤波的边沿的时间戳，以便获得实际的边沿时间。

传感器模式分析模块115可以被使用，以便分析多个霍尔传感器的输入并且以便与（优选地包括多个输出的）定时器输出模块113共同地辅助直流电机（BLDC，无刷直流（brushless direct current））的运行。附加地，传感器模式分析模块115例如也可以被使用，以便计算一个或两个电机的旋转速度。

借助输出比较单元108可以将输出信号按位地进行相互比较。该输出比较单元108针对在安全相关的应用中的使用而被设计。主要思想在这种情况下是具有使输出倍增的可能性，以便在该单元中能够进行比较。如果为此例如使用简单的EXOR（异或（exclusive OR））函数，则可需要保证要比较的输出模块的整个循环的输出特性。如在图1中示出的那样，输出比较单元108通过用附图标记9所表示的连接而与在定时器输出模块113与引脚12之间的连接相连接。

监控器单元（Monitor-Einheit）107同样针对在安全相关的应用中的使用而被设计。主要思想在此是提供监控共同被使用的电路和资源的可能性。这样，钟（Uhren）的活动性以及路由单元101的基本活动性被监控。监控器单元107使得外部CPU（中央处理单元（central processing unit））和/或一般地使得外部计算单元能够简单地监控用于安全关键的应用的中央信号。

所述模块的中断线（中断请求线（Interrupt request line））在图1中通过具有结尾“2”和根据模块的前三个数字的四位附图标记来表征。中断聚集模块（Unterbrechungskonzentrierungsmodul）110被采用，以便将各个单独的子模块的中断线XXX2适当地聚束成中断组并且接着转交给外部计算单元。

所有模块都可以由计算单元通过总线接口（通用握手接口（universelle Handshaking-Schnittstelle））来配置。通过该总线接口也可以交换数据。针对未被连接到路由单元上的输出模块（即定时器输出模块113），输出以此例如针对周期性流程而被配置。定时器输出模块113提供独立的通道，例如以便在每个输出引脚上生成PWM（脉宽调制（pulse width modulated））信号。附加地，在定时器输出模块113的输出上可以产生脉冲计数器调制过的信号。

与路由器单元101连接的定时器输出模块114基于其与路由器单元101的连接而能够在没有CPU交互的情况下产生复杂的输出信号。通常，输出信号特性由与路由器单元101连接的子模块（譬如DPLL子模块104、多通道定序器模块（Mehrkanal-Sequenzer-Modul）109或参数存储器模块120）而通过到路由器单元101的连接来提供。

多通道定序器模块109是与路由单元101相连接的通用的数据处理模块。该多通道定序器模块109的主要应用之一是计算如下复杂输出序列：所述复杂输出序列可以与时基单元103的时基值有关，并且所述复杂输出序列结合模块114被处理。与路由器单元101连接的定时器输出模块114的每个子模块都包括如下输出通道：所述输出通道可以彼此独立地在不同的可配置的运行模式下工作。

微控制器总线在图1中用附图标记11来标明，不同的引脚（或引脚组）用附图标记12-15来标明。

定时器模块配备有通用总线接口，该通用总线接口可以多方面地与各种SoC总线（Soc=片上系统（System on a chip））相适配。该通用总线接口的适配通常通过桥接模块来实现，该桥接模块将该通用总线接口的信号转换成相应的SoC总线的信号。所述模块的通用总线接口在图1中通过具有结尾“1”和根据模块的前三个数字的四位附图标记来表征。复用设备112使所述通用总线接口复用。在图1中，在所述通用总线接口XXX1与复用设备112之间的连接用附图标记1-8来表示。

在图2中以有利的实施形式200示出了图1中的多通道定序器模块109。在此，多通道定序器模块（MCS）200具有如下级：RAM访问解码201、RAM访问202、指令预解码203和指令执行204。级“RAM访问解码”201包括RAM访问编码器220，级“RAM访问”202包括RAM存储器221，级“指令预编码”203包括指令预解码器222以及级“指令执行”204包括指令解码器223、算术逻辑单元（ALU）224以及路由单元接口225。

RAM访问解码器220包括用于从外部计算机单元方面的地址信息和/或数据的输入210，以及包括从级“指令执行”204来的其他输入及到级“RAM访问”202的输出。在级201与202之间布置有寄存器234和235。

寄存器234通过RAM数据输入连接214与RAM 221的输入相连接，寄存器235通过RAM地址连接215与RAM 221的另一输入相连接。RAM 221通过RAM数据输出连接216与布置在级202与203之间的寄存器236相连接。

寄存器236与指令预解码器222的输入相连接。此外，指令预解码器222还具有朝着（Richtung）外部计算单元的数据输出连接213和具有到被布置在级203和204之间的寄存器230的连接。

寄存器230与指令解码器223的输入相连接，以及与RAM访问解码器220的输入相连接。指令解码器223的输入与图1中的时基单元103的那些侧的连接212相连接。同样，指令解码器223与寄存器块232（或该寄存器块232的各个寄存器2320、2321、2322和2323）相连接。指令解码器223的两个输出与ALU 224的两个输入相连接。同样，指令解码器223通过连接240和241分别与RAM访问解码器220、路由器单元接口225和寄存器块233相连接。寄存器块233包括寄存器2330、2331、...、2337。ALU 224通过连接不仅与寄存器231而且与寄存器块233相连接。寄存器231被布置在级204与级201之间，并且再度与RAM访问解码器220相连接。路由器单元接口225通过连接242和243与寄存器块233相连接。此外，路由器单元接口225还具有到图1中的路由器单元101的连接211。

在定时器模块100中可以如所描述的那样在模块113和114中产生输出信号。这些信号例如可以是脉宽调制过的、但是也是其他的信号。这种定时器模块100的输出信号例如可以为了激励执行装置（在汽车领域中例如为阀、发动机或点火线圈）而被考虑。在此可以根据应用此外有意义的是，不超过或低于确定的激励时间，一般地，不违反针对各种信号特性的确定的条件。为了保证这一点，可以设置信号的检验，或者甚至例如通过标准来强制规定信号的检验。

在硬件数据处理单元（如图1中所示的定时器模块100）中产生的并且由该硬件数据处理单元发出的信号为此可以（如在本发明的以下的实施例中更详细地阐明的那样）又被该硬件数据处理单元读入并且由该硬件数据处理单元本身来监控。为此，要监控的输出信号从输出（在图1中例如为输出模块113或114的通道）附加地也被回引到输入（在图1的例子中例如被回引到输入模块116的为此特定设置的和/或在配置时为此保留的通道）。这例如可以通过外部连接/布线来实现。特别有利地，这被用于（例如用于汽车领域中的）控制设备的定时器模块，在那里通过控制设备例如可以控制机动车中的发动机功能，并且定时器模块为此接管了所需的时间功能和/或角度功能。这种有利的定时器模块就其功能而言输出如下信号：该信号必要时必须经受检验，并且该定时器模块此外还具有执行如所描述的检验本身的所需装置。

在用于关于输出信号的信号特性“信号长度”来检验输出信号的第一实施例中，在输入模块116中（或在输入模块116的为此特定设置的或保留的通道中）可以给要监控的（输出）信号的每个边沿配备有时间戳。该时间戳由此被生成：时基由时基单元103来提供，该时基的在进入的信号边沿的时刻的值由输入模块116来存储。该时间戳现在可以（如在下文更详细地阐明的那样）通过中央路由单元101被转交给多通道定序器109并且在那里被处理。多通道定序器109（图1）或200（图2）在此是通过其寄存器和RAM 221（例如通过外部计算单元）可配置的并且可编程的（带有如算术逻辑单元（ALU）224或（预）解码器220、222、223之类的逻辑子单元的）逻辑单元，该逻辑单元也可以进行计算操作和比较操作。多通道定序器109执行在RAM 221中并且在那里由分配给定时器模块100的外部计算单元存储的程序。在多通道定序器109中通过上面所描述的由输入模块116来分配的时间戳而检验信号例如可以利用如下程序流程来实现：

1. 通过多通道定序器109经由路由单元101将活动的（第一）边沿的时间戳从输入模块116阻塞式读取到输入211，并且存储在多通道定序器109的第一寄存器中，例如存储在寄存器块233的第一寄存器中。“阻塞式读取”在此被理解为：多通道定序器109对定时器输入模块116关于读取提出请求。该读请求循环地由路由单元101来考虑，并且在此定时器输入模块116被查询是否有有效的值（在该实施例中为有效的时间戳）可用。只有当有值和/或时间戳可用时，在多通道定序器109的程序流程中才继续进行。多通道定序器与针对所观察的通道（所涉及的任务）是否有数据可用（多任务）无关地处理所有其他任务。

2. 通过多通道定序器109经由路由单元101从输入模块116阻塞式读取钝化的（passiv）（第二）边沿的时间戳，并且存储在第二寄存器中，例如存储在寄存器块233的第二寄存器中。

3. 在第二寄存器与第一寄存器之间求差并且存储在第三寄存器中，尤其是通过ALU 224进行。

4. 检查第三寄存器中的差值是否超过最大值，尤其是通过ALU 224来检查。如果是，则用信号通知故障。用信号通知故障例如通过（例如至其他模块（尤其是监控器单元107））的特定的故障信号进行，和/或通过至外部的（即至定时器模块外部的）故障信号进行和/或通过致使（ausloesen）至外部计算单元的中断进行。在图2中未示出多通道定序器模块200的可能的故障信号线路和/或中断线路，但是例如会从执行比较的ALU 224出发。故障信号和/或中断在下面可以触发故障处理例程或故障校正例程，或者例如引起将定时器模块与其相关的控制设备切换到安全模式中。各种可能的故障信号机制这样也适用于其余的实施例。

5. 检查第三寄存器中的差值是否低于最小值。如果是，则用信号通知故障。用信号通知故障可以如针对步骤4所描述的那样进行。

6. 进行至步骤1。

在有利的扩展方案中，利用所示的程序流程也可能通过如下方式考虑（例如针对在信号路径上的失真的）公差：在确定上面所描述的最大值和/或最小值中一同考虑到公差值。当要许可（近似）无公差时，最大值可被选择得（近似）等于最小值。

在另一扩展例子中也可能的是，将所发送的PWM信号回读到定时器输入模块116中，并且在定时器输入模块116中将PWM周期和高电平的持续时间作为信号特性来测定（而不是时间戳分配作为信号特性）。这两个值、即“周期”和“持续时间”接着通过路由单元101根据上述程序流程被传输到多通道定序器模块109中，并且在那里与预给定的周期值和高值进行比较（例如，如在第一例子中所描述的又为最小值和最大值）。在此，在与预给定的值进行比较之前，也可以又添加或减去公差。当比较未如所期望的那样失效时，再度生成故障信号和/或中断（参见上文）。

在此通常对于对信号变化过程的可靠监控而言重要的是，共同使用的信号（例如模块102和103的时钟信息或时间信息）被监控，所述共同使用的信号例如是否还是活动的并且没有失效（例如时基停止），因为所述共同使用的信号的不活动性会歪曲所描述的信号检验的结果。

为了监控如时钟或时基之类的信号，例如会使用GTM外部的看门狗模块，该GTM外部的看门狗模块在例如时钟信号在确定的时间之内不改变时生成故障信号。以类似的方式，时基也可以例如通过借助外部计算单元进行监控而被监控。该任务例如也可以由图1中所示的监控器模块107承担。时钟在此可以在单元107中针对活动性而被监控，该单元再度被计算单元多次（有规律地或无规律地）查询。即使在路由单元101失效的情况下也不会可以进行上面所描述的信号检验。因此也重要的是，监控路由单元101的功能作用。

在目前所描述的实施例的优选扩展方案中，在这一点可能针对每次无故障的比较也致使中断和/或附加地致使至监控器单元107的信号，用于进行存储。计算单元接收到中断（当计算单元期望，例如在计算单元上的中断负荷过高时可被去激活）和/或查询监控器单元107，并且由此获悉（究竟）按规定已进行比较。由此，外部计算单元可以隐含地通过路由单元101和所使用的时钟和/或时基（模块102和103）的活动性而确定路由的所使用的输入通道（例如输入模块116）的功能作用。总之，这些措施因此对应于在（与其输出无关地）执行比较时输出活动性信号。

通过计算单元对监控器单元107的查询时刻可以通过将计算单元包括在内而是灵活的，并且分别与应用的当前条件相适配。这相对于使用具有固定的查询时间的外部看门狗而言是有利的。

当在第一实施例中也针对最小值（输入信号的最小持续时间）在多通道定序器109中进行时间戳差值的比较时，在此附加地也可以检验，时基是活动的并且没有停留在固定的值上。这在仅针对最大值进行检验时也可以除了对最大值的检验之外作为单独的步骤而被设置在程序流程中。如果比较是无故障的（例如不超过最大值），则在优选的扩展方案中可以附加地检查信号持续时间是否大于零。由此同好可以识别可能不继续运转的时基，并且通过这再度通过故障信号来报告。

通过本发明的该扩展方案，因此外部计算单元可以被一同包含到信号比较的检验中/或被一同包含到信号检验中，并且隐含地被一同包含到GTM的其他检验（例如时基的活动性检验）中。计算单元拥有通常通过附加的看门狗来监控的自身的时基，因此在定时器模块的时基有故障的情况下也保持有行动能力。

为了附加地检验在输入模块116的相对应的通道上的信号活动性，附加地可以使用本来在输入模块116中存在的超时识别单元（英语：Timeout Detection Unit，TDU）。当在预设的时间区间之内在信号输入端上没有得到改变时，该单元向计算单元报告中断。

在图3中示出了用于检验硬件数据处理单元的输出信号的示例性方法。

在第一步301，来自硬件数据处理单元（HW-DV单元）的要检验的输出信号除了通过HW-DV单元的输出模块（例如图1中的输出模块113或114）输出之外也又被读入到HW-DV单元中。HW-DV单元尤其是优选地作为汽车控制设备的部分或与汽车控制设备一起工作的定时器模块（例如图1中的定时器模块100）。又被读入的信号在此被读入到HW-DV单元的输入模块（例如图1中的输入模块116）中。

在第二步302，如上面对于针对输入模块116的附图或在所述实施例中所描述的那样，确定又被读入的信号的信号特性并且将所述信号特性分配给所述又被读入的信号。

在跟着的步骤303，信号特性由HW-DV单元的逻辑模块（例如在图1或2中的可编程的逻辑模块109或200）例如通过HW-DV单元的路由模块（例如图1中的路由器单元）而被读取和被存储。

所读取的并且所存储的关于要检验的信号的信息在步骤304通过逻辑模块来处理（例如对输入信号的第一边沿和第二边沿的时间戳进行求差），并且与存储在HW-DV单元中、尤其是存储在逻辑模块中的值进行比较。在此，例如可以例如也在将所许可的值公差包括在内的情况下与最大值和或最小值进行比较。尤其是，可以通过访问逻辑模块的寄存器（在该逻辑模块中存储有比较值）经由逻辑模块和/或外部计算单元根据应用情况或根据确定的参数的值来对比较值进行改变和/或配置。

如果步骤304中的比较成功了，则所存储的信息和/或值因此根据比较的类型处于所许可的间隔中、处于最大值之下、处于最小值之上或精确地对应于预给定的值，这样，在该方法中跟随的是步骤305。而如果该比较没有成功，即不满足所规定的比较条件，则该方法分支到步骤306。

在步骤305，根据该方法的扩展方案例如可以不进行进一步的动作，因为所容许的比较不一定需要行动。在该情况下，该方法在没有其他措施的情况下通过步骤307（方法结束）必要时又跳转到方法开始301。可替换地，也可以设置其他行动方式，尤其是如上面所描述的那样在成功的比较情况下，计算单元开始中断和/或关于此的通知和/或信息到达HW-DV单元的其他模块（例如图1中的监控器模块107）和/或被存储在那里。在成功的比较的情况下执行所设置的措施之后或导入所设置的措施之后，必要时该方法又通过步骤307（方法结束）跳转到方法开始301。

在步骤306，在失败的比较的情况下采取由此得到的措施，或将由此得到的措施引到该路径中。在此例如可以设置计算单元中断，关于失败的比较的通知和/或信息到达HW-DV单元的其他模块（例如图1中的监控器模块107）和/或被存储在那里。根据故障，该方法可以以步骤306结束，或再度在所述措施结束之后或者在导入所述措施之后，在故障情况下通过步骤307（方法结束）必要时又跳转到方法开始301。

Claims (17)

1.一种控制设备的定时器模块（100），其具有至少一个输出模块（113，114）、至少一个输入模块（116）和至少一个逻辑模块（109），其特征在于，该定时器模块（100）具有如下装置：

- 除了要检验的输出信号通过输出模块（113，114）输出之外还通过输入模块（116）读入所述要检验的输出信号的装置，

- 针对所述要检验的输出信号在输入模块（116）中确定信号特性的装置，

- 通过逻辑模块（109）从输入模块（116）读取所述信号特性的装置，以及

- 在逻辑模块（109）中将所述信号特性与至少一个比较值进行比较的装置。

2.根据权利要求1所述的定时器模块（100），其特征在于，该定时器模块（100）具有在逻辑模块（109）中通过外部计算单元配置和编程用于比较的至少一个比较值的装置。

3.根据上述权利要求之一所述的定时器模块（100），其特征在于，该定时器模块（100）具有路由单元（101），逻辑模块（109）通过该路由单元（101）从输入模块（116）读入要检验的信号特性。

4.根据上述权利要求之一所述的定时器模块（100），其特征在于，该定时器模块（100）具有将信号特性存储在逻辑模块（109）中的装置。

5.根据上述权利要求之一所述的定时器模块（100），其特征在于，该定时器模块（100）具有在失败的比较的情况下输出故障信号的装置和/或促使与定时器模块处于连接的计算单元的中断的装置。

6.根据上述权利要求之一所述的定时器模块（100），其特征在于，该定时器模块（100）具有在执行比较时生成活动性信号的装置。

7.根据上述权利要求之一所述的定时器模块（100），其特征在于，该定时器模块（100）具有在输入模块（116）中给输出信号的信号边沿分配时间戳值的装置。

8.根据权利要求7所述的定时器模块（100），其特征在于，该定时器模块（100）具有在逻辑模块（109）中检验时间戳值的差是否大于零的装置。

9.一种用于检验控制设备的定时器模块（100）的输出信号的方法，其中该定时器模块（100）具有至少一个输出模块（113，114）、至少一个输入模块（116）和至少一个逻辑模块（109），其特征在于，

- 除了要检验的输出信号通过输出模块（113，114）输出之外，所述要检验的输出信号还通过输入模块（116）被读入到该定时器模块（100）中，

- 针对所述要检验的输出信号在输入模块（116）中确定信号特性，

- 通过逻辑模块（109）从输入模块（116）读取所述信号特性，以及

- 在逻辑模块（109）中将要检验的信号特性与至少一个比较值进行比较。

10.根据权利要求9所述的方法，其特征在于，用于比较的至少一个比较值能够通过外部计算单元或逻辑模块（109）来配置和编程。

11.根据上述权利要求之一所述的方法，其特征在于，逻辑模块（109）从输入模块（116）通过路由单元（101）读入信号特性。

12.根据上述权利要求之一所述的方法，其特征在于，信号特性被存储在逻辑模块（109）中。

13.根据上述权利要求之一所述的方法，其特征在于，在失败的比较的情况下采取措施。

14.根据权利要求13所述的方法，其特征在于，所述措施包括故障信号和/或计算单元的中断，所述定时器模块（100）与该计算单元处于连接。

15.根据上述权利要求之一所述的方法，其特征在于，在执行比较时生成活动性信号。

16.根据上述权利要求之一所述的方法，其特征在于，信号特性是在输入模块（116）中被分配给输出信号的信号边沿的时间戳值。

17.根据权利要求16所述的方法，其特征在于，在逻辑模块（109）中检验时间戳值的差是否大于零。

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