WO2011120801A1 - Timermodul und verfahren zur überprüfung eines ausgangssignals - Google Patents

Timermodul und verfahren zur überprüfung eines ausgangssignals Download PDF

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WO2011120801A1
WO2011120801A1 PCT/EP2011/053961 EP2011053961W WO2011120801A1 WO 2011120801 A1 WO2011120801 A1 WO 2011120801A1 EP 2011053961 W EP2011053961 W EP 2011053961W WO 2011120801 A1 WO2011120801 A1 WO 2011120801A1
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WO
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signal
output
timer
unit
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PCT/EP2011/053961
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English (en)
French (fr)
Inventor
Eberhard Boehl
Ruben Bartholomae
Original Assignee
Robert Bosch Gmbh
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    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • G05B19/0425—Safety, monitoring
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W50/00—Details of control systems for road vehicle drive control not related to the control of a particular sub-unit, e.g. process diagnostic or vehicle driver interfaces
    • B60W50/04—Monitoring the functioning of the control system
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G05B2219/20—Pc systems
    • G05B2219/21—Pc I-O input output
    • G05B2219/21166—Output state, over resistance, coupled back to input to monitor output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05B2219/20—Pc systems
    • G05B2219/25—Pc structure of the system
    • G05B2219/25278—Timer plus microprocessor

Definitions

  • the invention relates to a timer module and to a method for checking an output signal.
  • An output signal, or the signal curve of an output signal, for the activation of safety-critical applications for the activation of safety-critical applications, e.g.
  • the present invention enables an efficient, flexible and secure verification of an output signal, or specific signal characteristics of the output signal of a hardware data processing unit, in particular a timer module of a control device.
  • readings of signal characteristics detected in the input module of the hardware data processing unit are made by the logic module of the hardware data processing unit performing the comparison between these signal characteristics and predetermined values via a routing unit of the hardware data processing unit.
  • an activity signal can also be output during one / every execution of the comparison, that is, for example, independently of the success or non-success of the comparison.
  • Monitoring of signal lengths of the output signal can be carried out particularly advantageously by assigning timestamp values to the signal edges of the output signal in the input module, as a result of which efficient and reliable checking of this signal characteristic can be achieved.
  • the difference of the time stamp values besides possible comparisons to a permissible maximum value, can also be checked to see whether the difference is greater than zero.
  • FIG. 1 shows a schematic architecture of a timer module
  • FIG. 2 shows a schematic architecture of a logic module of a timer module.
  • Module and 3 shows a method for checking an output signal of a
  • a timer module of a control unit can preferably be implemented as an IP block in the microcontroller of a control unit, for example a vehicle control unit. It combines the time and optionally Winkelfunktionen on itself, receives signals from the sensors of the vehicle (eg yaw rate sensor of an ESP), or evaluates these and acts on the actuators of the car (eg on the driving dynamics in the case of "spin") Alternatively, such a timer could also be integrated into a power amplifier or provided separately, as described below. However, it always needs a configuring unit (eg external processor); in the case of its integration in the controller microcontroller, this is the control unit or control unit. CPU (or arithmetic unit).
  • Fig. 1 the overall architecture of an exemplary timer module 100 is shown. Simplified, the overall structure of the timer module has a signal input unit (s) 116 that outputs values to a routing unit 101, these values are processed in other modules, and the processed values are sent to the output unit 114 via the routing unit 101 forwarded.
  • s signal input unit
  • Core of the timer module 100 is the central routing unit 101, to which input (eg module (s) 116), output (eg module (s) 114), processing (eg module 109) and memory units (eg module 120) are connected.
  • input eg module (s) 116
  • output eg module (s) 114
  • processing eg module 109
  • memory units eg module 120
  • the routing unit 101 flexibly and configurably interconnects the modules and represents a new interrupt concept for a timer module due to the blocking requesting and sending of data. It can do without the implementation of an interrupt controller, which saves space and thus chip costs.
  • a central concept of the timer unit 100 is the routing mechanism of the routing unit 101 for data streams.
  • Each module (or sub-module) of the timer module 100, which is connected to the routing unit 101, may have any number of routing unit write channels (data sources) and an arbitrary number of channels. ge number of routing unit read channels (data sinks) have.
  • the concept of the routing unit 101 is to flexibly and efficiently connect any data source to any data sink. This can be realized via the data routing mechanism, as it is known from the non-prepublished DE 10200900189.
  • the parameter storage module 120 consists of three subunits 121, 122 and 123.
  • the subunit 121 represents the interface between the FIF (First In, First Out) memory 122 and routing unit 101.
  • the subunit 123 provides the data interface between the generic bus interfaces the module, or the multiplexing device 112 (see below), and the FI FO 122.
  • the parameter storage module 120 can serve as data storage for incoming data characteristics or as parameter memory for outgoing data.
  • the data is stored in a memory, for example a RAM, which is located logically within the FI FO subunit 122.
  • the timer input module 116 (consisting preferably of multiple inputs) is responsible for filtering and receiving input signals from the timer module 100. Various characteristics of the input signals can be measured within the channels of the timer input module 116.
  • the signals are linked with time information and other physical information and used after the processing and possibly buffering in the output unit 114 to generate output signals.
  • the physical information is, for example, the angle of an engine or any other physical quantity such as mass,
  • Input characteristics may include, for example, timestamp values of detected rising or falling input edges along with the new signal level or the number of edges since a channel enable along with the current timestamp or PWM signal lengths for an entire PWM period.
  • the values associated with an input signal such as the value of the time base and the value of the angle base at the time of the input event, thus characterize the input signal and allow for calculations in other modules connected to the routing unit 101 (eg module 109) and can then address an output unit (output unit 114) in which From the transmitted values in conjunction with the current time and / or angle base values output signals are generated.
  • the detected input characteristics of the timer input module 116 may be routed through the routing unit 101 to other processing units of the timer module 100.
  • the clock conditioning unit 102 is responsible for the clock generation of the counters and the timer module 100. It provides configurable clocks and the time base unit 103 with both time and position related counters provides a common timebase for the timer clock. Module 100 or provides current time and position information (eg angle) available.
  • the individual modules are supplied with the clocks and time bases and exchange data with one another via the routing unit 101.
  • the comparators present locally in the individual modules compare the data with respect to the current time and / or position and signal decisions made, such as, for example, the switching of an output signal.
  • the branching unit 111 In the routing of the data by means of the routing unit 101, the branching unit 111 also provides the data of one source to a plurality of data sinks in one or several modules, since there is usually provided a blocking reading of the data, which is only the one-time reading of a data from a source allowed. Since each write address for the submodule channels of the timer module 100, which can write to the routing unit 101, can only be read by a single module, it is impossible to provide a data stream in parallel to different modules. This does not apply to sources that do not invalidate their data after the data has been read by a receiver, such as may be provided to the DPLL module 104. In order to solve this problem for regular modules, the branching unit 111 makes it possible to duplicate data streams several times. This submodule 111 provides input and output channels. To clone an incoming data stream, the corresponding input channel can be mapped to one or more output channels.
  • the digital phase locked loop (DPLL) module 104 is used for frequency multiplication.
  • the purpose of this module 104 is to increase the accuracy of the ons or Wert- information also in the case of applications with fast changing input frequencies.
  • the DPLL module 104 generates pulses from position-related input signals, which enable finer subdivided position information in the time base unit 103.
  • an angle clock display a finer resolution of a rotation angle than the input signals specify.
  • information about speed or speed is available in the DPLL module 104, and predictions can be made as to when a given position will be reached including a lead time (eg, taking into account the inertia of the drive module).
  • the input signals for the DPLL module 104 are fed via the timer input module 106, filtered in an input mapping module 105 or also combined in a sensor pattern evaluation module 115, for example, in particular for the evaluation of electric motors.
  • the timer input module 106 has the special feature over the other timer input modules 116 that it forwards current filter values with which it filters input signals to the input mapping module 105 and the DPLL module 104, and there the filter values to the timestamps of filtered edge to obtain an actual edge time.
  • the sensor pattern evaluation module 115 may be used to evaluate the inputs from multiple Hall sensors and, in conjunction with the timer output module 113 (consisting preferably of multiple outputs), to support the operation of direct current (BLDC) machines. In addition, the sensor pattern evaluation module 115 may also be used, for example, to calculate the rotational speed of one or two electrical machines.
  • output signals can be compared bit by bit. It is for use in safety-related
  • Output comparison unit 108 via the indicated by the reference numeral 9 Connection connected to the connection between the timer output module 113 and the pin 12.
  • the monitor unit 107 is also designed for use in safety-relevant applications. The main idea is to create the ability to monitor shared circuits and resources. Thus, the activity of the clocks as well as the basic activity of the routing unit 101 is monitored.
  • the monitor unit 107 allows an external CPU (central processing unit) or generally an external processing unit, the simple monitoring of central signals for safety-critical applications.
  • Interrupt request lines of the modules are indicated by four-digit reference numbers ending in "2" and the first three digits corresponding to the module in Figure 1.
  • the interrupt concentration module 110 is used to identify the break lines XXX2 of the individual
  • Submodules suitable to bundle in interrupt groups and then forward to the external processing unit.
  • All modules can be configured by the processing unit via a bus interface (universal handshaking interface).
  • a bus interface universal handshaking interface
  • the timer output module 113 provides independent channels, e.g. to generate PWM (pulse width modulated) signals at each output pin.
  • PWM pulse width modulated
  • Output module 113 a pulse counter modulated signal are generated.
  • the timer output module 114 connected to the router unit 101 because of its connection with the router unit 101, is capable of generating complex output signals without CPU interaction.
  • output signal characteristics are provided over the connection to the router unit 101 by submodules connected to the router unit 101, such as the DPLL submodule 104, the multichannel sequencer module 109, or the parameter storage module 120.
  • the multi-channel sequencer module 109 is a generic data processing module connected to the routing unit 101.
  • One of his main Conversions is to compute complex output sequences which may depend on the time base values of the time base unit 103 and which are processed in combination with the module 114.
  • Each submodule of the timer output module 114 connected to the router unit 101 comprises output channels that can be independently configured into different configurable ones
  • the microcontroller bus is shown in FIG. 1 by the reference numeral 11, and various pins (or ping groups) are designated by the reference numerals 12-15.
  • Soc System on a Chip
  • the adaptation of the generic bus interface is typically achieved via a bridge module, which translates the signals of the generic bus interface into the signals of the respective SoC bus.
  • the generic bus interfaces of the modules are indicated by four-digit reference numbers with the suffix "1" and the first three digits corresponding to the module in Figure 1.
  • the multiplexing device 112 multiplexes the generic bus interfaces Figure 1 shows the connections between the generic bus interfaces XXXI and Multiplex device 112 with the reference numerals
  • FIG. 2 shows the multi-channel sequencer module 109 from FIG. 1 in an advantageous embodiment 200.
  • the multichannel sequencer module (MCS) 200 has the stages RAM access decoding 201, RAM access 202, command predecoding 203 and command execution 204.
  • the RAM access decode stage 201 includes the RAM access encoder 220, the RAM access stage 202, the RAM memory 221, the instruction precoding stage 203, the instruction predecoder 222, and the instruction execution stage 204, the instruction decoder 223, the arithmetic logic unit (ALU) ) 224 and the routing unit interface 225.
  • ALU arithmetic logic unit
  • the RAM access decoder 220 includes an input 210 for data or address information from the external processing unit, as well as other inputs from the instruction execution stage 204 and outputs to the RAM access stage
  • registers 234 and 235 are arranged.
  • Register 234 is connected to an input of RAM 221 via RAM data input connection 214
  • register 235 is connected to another input of RAM 221 via RAM address connection 215.
  • RAM 221 is connected to register 236 via RAM data output connection 216 , which is arranged between the steps 202 and 203.
  • the register 236 is connected to an input of the instruction predecoder 222.
  • the command predecoder 222 further has a data output connection 213 in the direction of the external arithmetic unit and via a connection to the register 230, which is arranged between the stages 203 and 204.
  • the register 230 is connected to an input of the instruction decoder 223 as well as to an input of the RAM access decoder 220.
  • An input of the instruction decoder 223 is connected to a connection 212 from the side of the time base unit 103 of FIG.
  • the instruction decoder 223 is connected to the register block 232, or its individual registers 2320, 2321, 2322, and 2323, respectively.
  • Two outputs of the instruction decoder 223 are connected to two inputs of the ALU 224.
  • the command decoder 223 is connected to the RAM access decoder 220 through the links 240 and 241, respectively
  • the register block 233 includes the registers 2330, 2331, 2337.
  • the ALU 224 is connected via a connection to both the register 231 and the register block 233.
  • the register 231 is disposed between the stage 204 and the stage 201 and in turn connected to the RAM access decoder 220.
  • Router unit interface 225 is connected to register block 233 via connections 242 and 243.
  • the router unit interface 225 has a connection 211 to the router unit 101 from FIG. 1.
  • output signals can be generated in the modules 113 and 114. These signals can, for example, be pulse-width-modulated, but also other signals.
  • the output signals of such a timer module 100 can be used, for example, for driving an actuator, in the automotive sector, for example, a valve, an engine or an ignition coil.
  • the signals which are generated in a hardware data processing unit, such as the timer module 100 shown in FIG. 1, and emitted by the latter can - as explained in more detail in the following exemplary embodiments of the invention - be read in again by the hardware data processing unit and be monitored by this self.
  • the output signal to be monitored from the output in FIG. 1, for example, a channel of the
  • This can be realized for example by an external connection / wiring.
  • a timer module of a controller e.g. used for use in the automotive sector, where, for example, engine functions can be controlled by the control unit in a motor vehicle and the timer module takes over necessary time or angle functions.
  • Such an advantageous timer module outputs in its function signals which may need to be subjected to a check and furthermore has the necessary means to perform the check itself as described.
  • each edge of the (output) signal to be monitored can be provided with a time stamp in the input module 116 or in the specially provided or reserved channel of the input module 116
  • This time stamp is generated by providing a time base from the time base unit 103 whose value is stored at the time of the incoming signal edge by the input module 116.
  • This time stamp can now (as explained in more detail below) via the central routing unit 101
  • the multichannel sequencer 109 (FIG. 1) or 200 FIG.
  • the multichannel sequencer 109 executes a program which is located in the RAM 221 and is stored there by the external arithmetic unit assigned to the timer module 100.
  • the checking of a signal via the above-described time stamp assigned by the input module 116 in the multichannel sequencer 109 can be realized, for example, with the following program sequence:
  • Sequencer 109 e.g. in a first register of the register block 233.
  • blocking reading is meant that the multi-channel sequencer 109 makes a request to the timer input module 116 with respect to reading. This read request is cyclically taken into account by the routing unit 101 and the timer input module 116 is queried as to whether a valid value is present in it
  • Embodiment a valid timestamp, is available. Only when the value or time stamp is available, the program sequence of the multi-channel sequencer 109 is continued. The multichannel sequencer handles all other tasks regardless of whether or not the date is available for the channel under consideration (the task concerned) (multi-tasking).
  • step 5 Check whether the difference value in the third register falls below the minimum value. If so, an error is signaled. The signaling of the error can be done as described in step 4.
  • a transmitted PWM signal into the timer input module 116 and to measure in the timer input module 116 the PWM period and the duration of the high level as signal characteristics (instead of the time stamp assignment as a signal - characteristic).
  • These two values, period and duration are then transmitted via the routing unit 101 in accordance with the above program sequence in the multi-channel sequencer module 109 and compared there with predetermined period and high values (eg again minimum and maximum values as described in the first example ). Again, tolerances can be added or subtracted again before the comparison is made with a predetermined value. If the comparison fails as expected, an error signal and / or an interrupt is again generated (see above).
  • a GTM-external watchdog module For monitoring these signals, such as clocks or time bases, e.g. a GTM-external watchdog module is used, which generates an error signal when, for example, a clock signal does not change within a certain time.
  • the time base can also be monitored, for example, by monitoring by means of an external computing unit.
  • This task can also be carried out, for example, by the monitor module 107 shown in FIG.
  • the clocks can be monitored in the unit 107 for activity, which in turn be queried by the arithmetic unit multiple (regular or irregular). Even if the routing unit 101 fails, the signal checks described above would not be able to take place. Therefore, it is also important to monitor the operability of the routing unit 101.
  • the arithmetic unit receives this interrupt (if desired by the arithmetic unit, for example deactivatable if the arithmetic unit has an excessive interrupt load) and / or interrogates the monitoring unit 107 and thus learns that a comparison has taken place (at all).
  • the external computation unit can implicitly check the operability of the input channels used, e.g. of the input module 116, the routing via the routing unit 101 and the activity of the timebase used (modules 102 and 103). Overall, these measures thus correspond to the output of an activity signal when carrying out the comparison (regardless of its output).
  • the query times of the monitor unit 107 by the arithmetic unit can be flexible by the inclusion of the arithmetic unit and adapt to the current conditions of the application in each case. This is advantageous over the use of an external watchdog with fixed polling times.
  • a comparison of the timestamp difference value in the multi-channel sequencer 109 is also for a minimum (minimum time duration of the In addition, it can also be checked that the time base is active and has not stopped at a fixed value. This can also, if only checked to a maximum, be provided in addition to a check for the maximum as a separate step in the program flow. If the comparison is error-free (eg maximum value not exceeded), then in a preferred embodiment it can additionally be checked whether the signal duration is> 0. As a result, it is possible to detect a possibly unfinished time base and, in turn, report this via an error signal.
  • the external arithmetic unit can be used in the checking of the signal comparison / or in the signal check and implicitly in the further checking of the GTM, e.g. the activity of the timebase.
  • the arithmetic unit has its own time base, which is usually monitored by an additional watchdog, thus remains capable of acting even in the case of a faulty time base of the timer module.
  • a timeout detection unit (English: Timeout Detection Unit, TDU), which is already present in the input module 116, can additionally be used. This unit reports an interrupt to the arithmetic unit if no change in the signal input occurred within a pre-set period of time.
  • FIG. 3 shows an exemplary method for checking an output signal of a hardware data processing unit.
  • a first step 301 an output signal to be checked from a hardware data processing unit (HW-DV unit) in addition to output via an output module of the HW-DV unit (eg output modules 113 or 114 in FIG. DV unit read.
  • the HW-DV unit is in particular a timer module (eg timer module 100 from FIG. 1), preferably as part of or in cooperation with an automotive control unit.
  • the read-in signal is read into an input module of the HW-DV unit (eg input module 116 in FIG. 1).
  • signal characteristics of the re-read signal are determined and assigned to it.
  • the signal characteristics of a logic module of the HW-DV unit eg programmable logic module 109 and 200 in Figures 1 and 2), eg via a routing module of HW-DV unit (eg router unit 101 in Figure 1 ), read and saved.
  • the read and stored information about the signal to be checked is processed by the logic module in step 304 (eg, the time stamps of the first and second edges of the input signal are different) and into those in the HW-DV unit, in particular the logic module , stored values compared.
  • the comparison can take place, for example, with maximum and minimum values, for example, including permissible value tolerances.
  • step 304 If the comparison in step 304 is successful, the stored information or values are, depending on the type of comparison, in a permitted interval, below a maximum value, above a minimum value or correspond exactly to a predetermined value, then the method is followed by step 305 On the other hand, if the comparison is not successful, ie a prescribed comparison condition is not met, the method branches to step 306.
  • step 305 depending on the configuration of the method, for example, no further action can take place, since a permissible comparison does not necessarily make an action necessary.
  • the method jumps without further action via a step 307 (end of the method) if necessary again to the beginning of the procedure 301.
  • other courses of action may be provided, in particular that as described above, even in the successful comparison case, an interrupt goes to the computing unit and / or a message or information about it to another module of the HW-DV unit (eg monitor module 107 in Fig. 1) goes or is stored there.
  • the method may in turn jump over the step 307 (end of the method) to the beginning of the procedure 301.
  • step 306 the measures resulting therefrom are taken or initiated in the event of an unsuccessful comparison.
  • an arithmetic unit interrupt may be provided, a message or information about the unsuccessful comparison can go to another module of the HW-DV unit (eg monitor module 107 in FIG. 1) or be stored there.
  • the method can be completed with step 306 or, in turn, after the conclusion of the procedure or after the initiation of the measures in the event of a fault, jump back to the beginning of the method 301 via step 307 (end of the method).

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Abstract

Die Erfindung betrifft ein Verfahren zur Überprüfung eines Ausgangssignals eines Timer-Moduls, wobei das Timer-Modul mindestens ein Ausgangsmodul, mindestens ein Eingangsmodul und mindestens ein Logikmodul aufweist. Dabei wird das zu überprüfende Ausgangssignal neben seiner Ausgabe über ein Ausgangsmodul über ein Eingangsmodul in das Timer-Modul eingelesen und für das zu überprüfende Ausgangssignal werden in dem Eingangsmodul zu überprüfende Signalcharakteristika bestimmt. Weiterhin werden durch das Logikmodul die zu überprüfenden Signalcharakteristika aus dem Eingangsmodul gelesen und die zu überprüfenden Signalcharakteristika in dem Logikmodul werden mit vorgegebenen Werten für die Signalcharakteristika verglichen.

Description

Beschreibung Titel
Timermodul und Verfahren zur Überprüfung eines Ausgangssignals Stand der Technik
Die Erfindung betrifft ein Timermodul sowie ein Verfahren zur Überprüfung eines Ausgangssignals.
Ein Ausgangssignal, bzw. den Signalverlauf eines Ausgangssignals, für die An- steuerung sicherheitskritischer Anwendungen, z.B. bei der Ansteuerung von Aktoren durch ein Steuergerät im Automotive- Bereich, muss man unter Umständen bezüglich der Dauer einer High- oder Low-Phase des Signals oder einer Periode des Signals oder bezüglich anderer Signalcharakteristika überwachen. Üblich ist es dabei zum Beispiel, bei einer Ansteuerung eines Aktuators den Signalverlauf in dem Aktuator selbst auf Grenzwerte zu überwachen. Dazu ist zusätzliche Hardware und Software notwendig.
Offenbarung der Erfindung
Vorteile der Erfindung
Die vorliegende Erfindung gemäß den unabhängigen Ansprüchen ermöglicht eine effiziente, flexible und sichere Überprüfung eines Ausgangssignals, bzw. bestimmter Signalcharakteristika des Ausgangssignals einer Hardware- Datenverarbeitungseinheit, insbesondere eines Timer-Moduls eines Steuergeräts.
Im Vergleich zu bekannten Verfahren kann Hardware- Einsatz und Software- Einsatz eingespart werden durch die Nutzung bereits in der Hardware- Datenverarbeitungseinheit vorhandener Ressourcen. Durch den Einsatz flexibler Module ist eine flexible Anpassung der Überprüfung (z.B. Schranken der Über- Prüfung oder Art der Überprüfung) auf den jeweiligen Anwendungsfall möglich.
Außerdem ist durch das vorgeschlagene Überprüfungsverfahren bzw. die vorgeschlagene Überprüfungsvorrichtung auch das Einhalten sehr hoher Sicherheitsanforderungen möglich.
Weitere Vorteile und Verbesserungen ergeben sich durch die Merkmale der abhängigen Ansprüche. Die Vorteile ergeben sich dabei sowohl für die Verfahren als auch für die entsprechenden Vorrichtungen. Eine besonders flexible Anpassung der Überprüfung auf den jeweiligen Anwendungsfall ist möglich, wenn die vorgegebenen Vergleichswerte im Logikmodul keine unveränderlichen Werte, sondern durch das Logikmodul und / oder eine externe CPU bzw. Recheneinheit frei konfigurierbare Werte darstellen.
In einer besonders vorteilhaften Ausgestaltung erfolgt ein Lesen von in dem Eingabemodul der Hardware-Datenverarbeitungseinheit festgestellten Signalcharak- teristika durch das den Vergleich zwischen diesen Signalcharakteristika und vorgegebenen Werten durchführenden Logikmoduls der Hardware- Datenverarbeitungseinheit über eine Routingeinheit der Hardware- Datenverarbeitungseinheit. Durch eine solche Routingfunktion kann eine besonders effiziente und flexible Verarbeitung dieser Daten und damit Überprüfung durchgeführt werden.
Für den Vergleich zwischen diesen Signalcharakteristika und vorgegebenen
Werten durch das Logikmodul der Hardware-Datenverarbeitungseinheit ist es vorteilhaft, weil besonders einfach und sicher umsetzbar, wenn die Signalcharakteristika in der Hardware- Datenverarbeitungseinheit, insbesondere im Logikmodul abgespeichert werden.
Besonders vorteilhaft ist es, im Fall eines erfolglosen Vergleichs Maßnahmen wie eine Fehlersignalausgabe und/oder einen Interrupt einer Recheneinheit, mit welcher die Hardware-Datenverarbeitungseinheit in Verbindung steht, vorzusehen.
Damit können Fehlersuche oder Fehlerkorrekturen eingeleitet werden oder auch nur an geeigneter Stelle auf einen Fehler aufmerksam gemacht werden und damit möglicherweise Folgen des Signalfehlers zum Beispiel in der Steuerung durch ein Steuergerät verhindert werden. Zusätzlich kann in einer zweckmäßigen Ausgestaltung auch bei einer / jeder Durchführung des Vergleichs, also zum Beispiel auch unabhängig von Erfolg bzw. Nicht- Erfolg des Vergleichs, ein Aktivitätssignal ausgegeben werden. So kann bereits die erfolgreiche Durchführung des Vergleichs festgestellt bzw. dokumentiert werden und damit Rückschlüsse über die am Vergleich beteiligten Module bzw. Parameter, insbesondere über deren Aktivität, gezogen werden
Besonders vorteilhaft kann die Überwachung für Signallängen des Ausgangssig- nals erfolgen, indem den Signalflanken des Ausgangssignals in dem Eingangsmodul Zeitstempelwerte zugewiesen werden, wodurch eine effiziente und sichere Überprüfung dieses Signal-Charakteristikum erreicht werden kann. Zusätzlich kann dabei auch noch die Differenz der Zeitstempelwerte, neben möglichen Vergleichen gegenüber einem zulässigen Maximalwert, daraufhin überprüft werden, ob die Differenz größer Null ist. Mit diesem besonders effizienten Vorgehen kann man gleichzeitig mit der Überprüfung des Ausgangssignals auch die Aktivität der Zeitbasis überprüfen. Eine inaktive Zeitbasis würde nämlich zu zwei gleichen aufeinanderfolgenden Zeitstempeln und damit zu einer Differenz der Zeitstempelwerte von Null führen.
Es kann also auch vorgesehen sein, neben dem Vergleich mit vorgegebenen Werten für die Signalcharakteristika auch eine Plausibilitätsprüfung durchzuführen, zum Beispiel der beschriebene Vergleich, ob eine Signallänge größer Null ist. Damit können neben den vorgeschriebenen Fehlern auch andere, durch sol- che Plausibilisierung zu erfassende Fehler in die Überwachung aufgenommen werden.
Zeichnungen
Es zeigen
Figur 1 eine schematische Architektur eines Timer-Moduls, Figur 2 eine schematische Architektur eines Logikmoduls eines Timer-
Moduls und Figur 3 ein Verfahren zur Überprüfung eines Ausgangssignals einer
Hardware-Datenverarbeitungseinheit.
Ein Timer- Modul eines Steuergerätes kann vorzugsweise als IP- Block im MikroController eines Steuergeräts, beispielweise eines Fahrzeugsteuergeräts, implementiert werden. Er vereint die Zeit- und gegebenenfalls Winkelfunktionen auf sich, empfängt Signale von der Sensorik des Fahrzeugs (z.B. Drehratensensor eines ESP), bzw. wertet diese aus und wirkt auf die Aktuatoren des Autos (z.B. auf die Fahrdynamik im Falle„Schleudern"). Man könnte einen solchen Timer, wie im Folgenden beschrieben, alternativ auch in eine Endstufe integrieren oder separat vorsehen, er braucht aber immer eine konfigurierende Einheit (z.B. externe Recheneinheit), im Fall seiner Integration im Steuergerät- Mikrocontroller ist das z.B. die bzw. eine Steuergeräte-CPU (bzw. Recheneinheit).
In Fig. 1 ist die Gesamtarchitektur eines beispielhaften Timer-Moduls 100 gezeigt. Vereinfacht weist die Gesamtstruktur des Timer-Moduls eine Signal- Eingabeeinheit(en) 116 auf, die Werte an eine Routing- Einheit 101 ausgibt, diese Werte werden in anderen Modulen verarbeitet und die verarbeiteten Werte werden über die Routing- Einheit 101 an die Ausgabeeinheit 114 weitergeleitet.
Durch die parallele Arbeitsweise der im Folgenden beschriebenen Module kann eine hohe Anzahl von Anforderungen innerhalb kurzer Zeit bedient werden. Sofern bestimmte Module nicht benötigt werden, können diese auch zum Zwecke der Stromersparnis (Leistungsverbrauch, Temperaturreduzierung) abgeschaltet werden.
Kern des Timer-Moduls 100 ist die zentrale Routing- Einheit 101, an welche Eingabe- (z.B. Modul(e) 116), Ausgabe- (z.B. Modul(e) 114), Verarbeitungs- (z.B. Modul 109) und Speichereinheiten (z.B. Modul 120) angeschlossen sind.
Die Routing- Einheit 101 verbindet die Module flexibel und konfigurierbar miteinander und stellt durch das blockierende Anfordern und Senden von Daten ein neues Interruptkonzept für ein Timer-Modul dar. Sie kommt ohne die Implementierung eines Interruptcontrollers aus, was Fläche und damit Chipkosten einspart. Ein zentrales Konzept der Timer-Einheit 100 ist der Routing-Mechanismus der Routing- Einheit 101 für Datenströme. Jedes Modul (bzw. Submodul) des Timer- Moduls 100, welches mit der Routing- Einheit 101 verbunden ist, kann eine beliebige Anzahl an Routing- Einheit-Schreibkanälen (Datenquellen) und eine beliebi- ge Anzahl an Routing- Einheit- Lesekanälen (Datensenken) aufweisen. Das Konzept der Routing- Einheit 101 sieht vor, flexibel und effizient eine beliebige Datenquelle mit einer beliebigen Datensenke zu verbinden. Dies kann über den Datenrouting-Mechanismus realisiert werden, wie er aus der nicht vorveröffentlichten DE 10200900189 bekannt ist.
Das Parameterspeichermodul 120 besteht aus drei Untereinheiten 121, 122 und 123. Die Untereinheit 121 stellt die Schnittstelle zwischen dem FI FO(First In, First Out)-Speicher 122 und Routing- Einheit 101 dar. Die Untereinheit 123 stellt die Datenschnittstelle zwischen den generischen Busschnittstellen der Module, bzw. der Multiplexvorrichtung 112 (siehe unten), und dem FI FO 122 dar. Das Parameterspeichermodul 120 kann als Datenspeicher für eingehende Datencharakteris- tika oder als Parameterspeicher für ausgehende Daten dienen. Die Daten werden in einem Speicher, beispielweise einem RAM, gespeichert, welcher sich lo- gisch innerhalb der FI FO-Untereinheit 122 befindet.
Das Timer- Eingangsmodul 116 (bestehend vorzugsweise aus mehreren Eingängen) ist verantwortlich für die Filterung und die Aufnahme von Eingangssignalen des Timermoduls 100. Verschiedene Charakteristika der Eingangssignale kön- nen innerhalb der Kanäle des Timer-Eingangsmoduls 116 gemessen werden.
Dabei werden im Timer- Eingangsmodul 116 die Signale mit Zeitinformationen und anderen physikalischen Informationen verknüpft und nach der Verarbeitung und ggf. Zwischenspeicherung in der Ausgabeeinheit 114 zur Generierung von Ausgangssignalen benutzt. Die physikalischen Informationen sind beispielsweise der Winkel eines Motors oder auch jede andere physikalische Größe wie Masse,
Temperatur, Pegelstand einer Flüssigkeit, Phasenlage einer Schwingung eine Anzahl von Ereignissen (Kanten) oder die Periodendauer eines Signals. Ein- gangscharakteristika können z.B. Zeitstempelwerte von detektierten steigenden oder fallenden Eingangsflanken zusammen mit dem neuen Signallevel oder die Anzahl der Flanken seit einer Kanal- Freigabe zusammen mit dem aktuellen Zeitstempel oder PWM-Signallängen für eine ganze PWM-Periode umfassen. Die Werte, die einem Eingangssignal zugeordnet werden, wie der Wert der Zeitbasis und der Wert der Winkelbasis zum Zeitpunkt des Eingangsevents, charakterisieren also das Eingangssignal und lassen Berechnungen in weiteren Modulen zu, die an die Routingeinheit 101 angeschlossen sind (z.B. Modul 109) und können dann eine Ausgabeeinheit (Ausgabeeinheit 114) ansprechen, in der in Abhängig- keit von den übermittelten Werten in Verbindung mit den aktuellen Zeit- und/oder Winkelbasis-Werten Ausgangssignale erzeugt werden.
Für fortgeschrittene Datenverarbeitung können die detektierten Eingangs- Charakteristika des Timer- Eingangsmoduls 116 durch die Routing- Einheit 101 zu weiteren Verarbeitungseinheiten des Timer-Moduls 100 geroutet werden.
Die Einheit zur Taktauf bereitung 102 ist verantwortlich für die Takt- Erzeugung der Zähler und des Timer-Moduls 100. Sie stellt konfigurierbare Takte zur Verfügung und die Zeitbasis- Einheit 103 mit sowohl zeit- als auch positionsbezogenen Zählern liefert eine gemeinsame Zeitbasis für das Timer-Modul 100 bzw. stellt aktuelle Zeit- und Positionsinformation (z.B. Winkel) zur Verfügung.
Die Einzelmodule werden mit den Takten und Zeitbasen versorgt und tauschen über die Routing- Einheit 101 Daten miteinander aus. Durch lokal in den Einzelmodulen vorliegende Komparatoren werden die Daten gegenüber der aktuellen Zeit und/oder Position verglichen und dabei getroffene Entscheidungen signalisiert, wie zum Beispiel dem Schalten eines Ausgangssignals.
Bei dem Routen der Daten mittels der Routing- Einheit 101 stellt die Verzweigungseinheit 111 die Daten einer Quelle auch mehreren Datensenken in einem oder verschiedenen Modulen zur Verfügung, da in der Regel ein blockierendes Lesen der Daten vorgesehen ist, das nur das einmalige Lesen eines Datums von einer Quelle erlaubt. Da jede Schreibadresse für die Submodul- Kanäle des Timer-Moduls 100, welche zu der Routing- Einheit 101 schreiben können, nur von einem einzigen Modul gelesen werden kann, ist es unmöglich, einen Datenstrom verschiedenen Modulen parallel zur Verfügung zu stellen. Dies gilt nicht für Quellen, die ihre Daten nicht ungültig machen, nachdem die Daten von einem Empfänger gelesen wurden, wie es zum Beispiel für das DPLL-Modul 104 vorgesehen sein kann. Um dieses Problem für reguläre Module zu lösen, ermöglicht es die Verzweigungseinheit 111, Datenströme mehrmals zu duplizieren. Dieses Submodul 111 stellt Eingangs- und Ausgangskanäle zur Verfügung. Um einen eingehenden Datenstrom zu klonen, kann der entsprechende Eingangskanal auf einen oder mehrere Ausgangskanäle gemappt werden.
Das DPLL(digital phase locked loop)-Modul 104 wird für Frequenzmultiplikation eingesetzt. Zweck dieses Moduls 104 ist es eine größere Genauigkeit der Positi- ons- oder Wert- Information auch im Fall von Anwendungen mit schnell veränderlichen Eingangsfrequenzen zu erreichen. Das DPLL-Modul 104 erzeugt aus posi- tionsbezogenen Eingangssignalen Impulse, die feiner unterteilte Positionsinformationen in der Zeitbasis- Einheit 103 ermöglichen. Damit kann zum Beispiel eine Winkeluhr eine feinere Auflösung eines Drehwinkels anzeigen als die Eingangssignale vorgeben. Darüber hinaus sind in dem DPLL-Modul 104 Informationen über Geschwindigkeit oder Drehzahl verfügbar und es können Voraussagen getroffen werden, wann eine vorgegebene Position auch unter Einbeziehung eines zeitlichen Vorlaufs (z. B. Berücksichtigung der Trägheit des Ansteuermoduls) erreicht sein wird. Die Eingangssignale für das DPLL-Modul 104 werden über das Timer- Eingangsmodul 106 geführt, in einem Eingangsmapping-Modul 105 gefiltert oder auch in einem Sensormuster-Auswertungsmodul 115, beispielsweise insbesondere für die Auswertung von Elektromotoren, kombiniert.
Das Timer- Eingangsmodul 106 hat gegenüber den anderen Timer- Eingangsmodulen 116 also die Besonderheit, dass er aktuelle Filterwerte, mit denen er Eingangssignale filtert, an das Eingangsmapping-Modul 105 und das DPLL-Modul 104 weitergibt, und dort die Filterwerte auf die Zeitstempel der gefilterten Kante angerechnet werden, um eine tatsächliche Kantenzeit zu erhalten.
Das Sensormuster-Auswertungsmodul 115 kann verwendet werden, um die Eingaben von mehreren Hall-Sensoren auszuwerten und um gemeinsam mit dem Timer-Ausgangsmodul 113 (bestehend vorzugsweise aus mehreren Ausgängen) den Betrieb von Gleichstrommaschinen (BLDC, brushless direct current) zu unterstützen. Zusätzlich kann das Sensormuster-Auswertungsmodul 115 zum Beispiel auch verwendet werden, um die Rotationsgeschwindigkeit einer oder zweier elektrischer Maschinen zu berechnen.
Mittels der Ausgangsvergleichs- Einheit 108 können Ausgangssignale bitweise miteinander verglichen werden. Sie ist für den Einsatz in sicherheitsrelevanten
Anwendungen konzipiert. Die Hauptidee ist hierbei, die Möglichkeit zu haben, Ausgänge zu verdoppeln, um in dieser Einheit verglichen werden zu können. Wird dazu zum Beispiel eine einfache EXOR(exclusive OR)- Funktion verwendet, kann es notwendig sein, das Ausgangsverhalten eines kompletten Zyklus der zu vergleichenden Ausgangsmodule sicherzustellen. Wie in Figur 1 gezeigt, ist die
Ausgangsvergleich- Einheit 108 über die mit dem Bezugszeichen 9 angedeutete Verbindung mit der Verbindung zwischen Timer-Ausgangsmodul 113 und dem Pin 12 verbunden.
Die Monitor- Einheit 107 ist ebenfalls für den Einsatz in sicherheitsrelevanten An- Wendungen konzipiert. Die Hauptidee ist dabei, die Möglichkeit zu schaffen, gemeinsam genutzte Schaltkreise und Ressourcen zu überwachen. So wird die Aktivität der Uhren sowie die Grundaktivität der Routing- Einheit 101 überwacht. Die Monitor- Einheit 107 ermöglicht einer externen CPU (central processing unit) bzw. allgemein einer externen Recheneinheit die einfache Überwachung von zentralen Signalen für sicherheitskritische Anwendungen.
Unterbrechungslinien (Interrupt request lines) der Module sind in Figur 1 durch vierstellige Bezugszeichen mit der Endung„2" und den ersten drei Ziffern entsprechend dem Modul gekennzeichnet. Das Unterbrechungskonzentrierungsmo- dul 110 wird eingesetzt, um die Unterbrechungslinien XXX2 der individuellen
Submodule geeignet in Unterbrechungsgruppen zu bündeln und dann an die externe Recheneinheit weiterzuleiten.
Alle Module sind von der Recheneinheit über eine Busschnittstelle (universelle Handshaking-Schnittstelle) konfigurierbar. Über diese Busschnittstelle sind auch
Daten austauschbar. Für das nicht an die Routing- Einheit angeschlossene Ausgabemodul Timer-Ausgangsmodul 113 werden hiermit die Ausgänge zum Beispiel für periodische Abläufe konfiguriert. Das Timer-Ausgangsmodul 113 bietet unabhängige Kanäle, z.B. um PWM(pulse width modulated)-Signale an jedem Ausgangspin zu generieren. Zusätzlich kann an einem Ausgang des Timer-
Ausgangsmodul 113 ein Pulszähler-moduliertes Signal erzeugt werden.
Das mit der Router-Einheit 101 verbundene Timer-Ausgangsmodul 114 ist aufgrund seiner Verbindung mit der Routereinheit 101 in der Lage, komplexe Aus- gangssignale ohne CPU-Interaktion zu erzeugen. Typischerweise werden Aus- gangssignal-Charakteristika über die Verbindung zur Router- Einheit 101 durch mit der Router- Einheit 101 verbundene Submodule wie zum Beispiel das DPLL- Submodul 104, das Mehrkanal-Sequenzer-Modul 109 oder das Parameterspeichermodul 120 zur Verfügung gestellt.
Das Mehrkanal-Sequenzer-Modul 109 ist ein generisches Datenverarbeitungsmodul, welches mit der Routing- Einheit 101 verbunden ist. Eine seiner Hauptan- Wendungen ist es, komplexe Ausgangssequenzen zu berechnen, welche von den Zeitbasis- Werten der Zeitbasis- Einheit 103 abhängen können und welche in Kombination mit dem Modul 114 bearbeitet werden. Jedes Untermodul des mit der Router-Einheit 101 verbundenen Timer-Ausgangsmoduls 114 umfasst Aus- gangskanäle, welche unabhängig von einander in verschiedene konfigurierbaren
Betriebsmodi operieren können.
Der Mikrocontroller-Bus ist in Figur 1 mit dem Bezugszeichen 11, verschiedene Pins (bzw. Pingruppen) sind mit den Bezugszeichen 12-15 bezeichnet.
Das Timermodul ist mit einer generischen Busschnittstelle ausgerüstet, welche vielseitig auf verschiedene SoC- Busse (Soc=System on a chip) angepasst werden kann. Die Anpassung der generischen Busschnittstelle wird typischerweise über ein Brückenmodul erreicht, welches die Signale der generischen Bus- schnittsteile in die Signale des jeweiligen SoC-Busses übersetzt. Die generischen Busschnittstellen der Module sind in Figur 1 durch vierstellige Bezugszeichen mit der Endung„1" und den ersten drei Ziffern entsprechend dem Modul gekennzeichnet. Die Multiplexvorrichtung 112 multiplext die generischen Busschnittstellen. In der Figur 1 sind die Verbindungen zwischen den generischen Busschnittstellen XXXI und der Multiplexvorrichtung 112 mit den Bezugszeichen
1-8 angedeutet.
In Figur 2 ist das Mehrkanal-Sequenzer-Modul 109 aus Figur 1 in einer vorteilhaften Ausführungsform 200 gezeigt. Dabei weist das Mehrkanal-Sequenzer-Modul (MCS) 200 die Stufen RAM-Zugangsdecodierung 201, RAM-Zugang 202, Be- fehlsvordecodierung 203 und Befehlsausführung 204 auf. Die Stufe RAM- Zugangsdecodierung 201 umfasst den RAM-Zugangscodierer 220, die Stufe RAM-Zugang 202 den RAM-Speicher 221, die Stufe Befehlsvorcodierung 203 den Befehlsvordecodierer 222 und die Stufe Befehlsausführung 204 den Be- fehlsdecodierer 223, die arithmetisch-logische Einheit (ALU) 224 sowie die Routingeinheit-Schnittstelle 225.
Der RAM-Zugangsdecoder 220 umfasst einen Eingang 210 für Daten bzw. Adressinformationen seitens der externen Recheneinheit, sowie weitere Eingänge von der Stufe Befehlsausführung 204 sowie Ausgänge zu der Stufe RAM-Zugang
202. Zwischen den Stufen 201 und 202 sind die Register 234 und 235 angeordnet. Das Register 234 ist über die RAM- Dateneingangsverbindung 214 mit einem Eingang des RAM 221 verbunden, das Register 235 über die RAM- Adressverbindung 215 mit einem weiteren Eingang des RAM 221. Der RAM 221 ist über die RAM-Datenausgangsverbindung 216 mit dem Register 236 verbunden, welches zwischen den Stufen 202 und 203 angeordnet ist.
Das Register 236 ist mit einem Eingang des Befehlsvordecodierers 222 verbunden. Der Befehlsvordecodierer 222 verfügt des Weiteren über einen Datenaus- gangverbindung 213 Richtung externe Recheneinheit und über eine Verbindung zum Register 230, welches zwischen den Stufen 203 und 204 angeordnet ist.
Das Register 230 ist mit einem Eingang des Befehlsdecodierers 223 sowie mit einem Eingang des RAM-Zugangsdecodierers 220 verbunden. Ein Eingang des Befehlsdecodierers 223 ist mit einer Verbindung 212 von Seiten der Zeitbasiseinheit 103 aus Figur 1 verbunden. Ebenfalls ist der Befehlsdecodierer 223 mit dem Registerblock 232, bzw. dessen einzelnen Register 2320, 2321, 2322 und 2323, verbunden. Zwei Ausgänge des Befehlsdecodierers 223 sind mit zwei Eingängen der ALU 224 verbunden. Ebenfalls ist der Befehlsdecodierers 223 über die Verbindungen 240 und 241 jeweils mit dem RAM-Zugangsdecoder 220, der
Routereinheitsschnittstelle 225 und dem Registerblock 233 verbunden. Der Registerblock 233 umfasst die Register 2330, 2331, 2337. Die ALU 224 ist über eine Verbindung sowohl mit dem Register 231 als auch mit dem Registerblock 233 verbunden. Das Register 231 ist zwischen der Stufe 204 und der Stufe 201 angeordnet und wiederum mit dem RAM-Zugangsdecoder 220 verbunden. Die
Routereinheitsschnittstelle 225 ist über Verbindungen 242 und 243 mit dem Registerblock 233 verbunden. Außerdem verfügt die Routereinheitsschnittstelle 225 über eine Verbindung 211 zur Routereinheit 101 aus Figur 1. In dem Timer-Modul 100 können wie beschrieben Ausgangssignale in den Modulen 113 und 114 erzeugt werden. Diese Signale können zum Beispiel pulswei- tenmodulierte, aber auch andere Signale sein. Die Ausgangssignale eines solchen Timer-Moduls 100 können zum Beispiel zur Ansteuerung eine Aktuatorik, im Automotive- Bereich beispielsweise eines Ventils, eines Motors oder einer Zündspule, herangezogen werden. Dabei kann es je nach Anwendung unter anderem bedeutsam sein, bestimmte Ansteuerzeiten nicht zu überschreiten oder zu unterschreiten, allgemein, bestimmte Bedingungen für verschiedene Signalcha- rakteristika nicht zu verletzen. Um dies zu gewährleisten, kann eine Überprüfung der Signale vorgesehen oder sogar, beispielsweise durch Normen, zwingend vorgeschrieben sein. Die Signale, die in einer Hardware-Datenverarbeitungseinheit, wie dem in Figur 1 gezeigten Timer-Modul 100, erzeugt und von dieser ausgesendet werden, können dazu - wie in den folgenden Ausführungsbeispielen der Erfindung näher ausgeführt - von der Hardware- Datenverarbeitungseinheit wieder eingelesen werden und von dieser selbst überwacht werden. Dazu wird das zu überwachen- de Ausgangssignal von dem Ausgang (in Figur 1 beispielsweise ein Kanal der
Ausgangsmodule 113 oder 114) zusätzlich auch auf einen Eingang zurückgeführt (in dem Beispiel von Figur 1 beispielweise auf einen speziell dafür vorgesehenen bzw. bei der Konfiguration dafür reservierten Kanal des Eingangsmoduls 116). Dies kann beispielsweise durch eine externe Verbindung / Verdrahtung realisiert werden. Besonders vorteilhaft wird dies für ein Timer-Modul eines Steuergeräts, z.B. für den Einsatz im Automotivebereich, eingesetzt, wo durch das Steuergerät beispielweise Motorfunktionen in einem Kraftfahrzeug gesteuert werden können und das Timer-Modul dazu notwendige Zeit- bzw. Winkelfunktionen übernimmt. Ein solches vorteilhaftes Timer-Modul gibt in seiner Funktion Signale aus, wel- ches gegebenenfalls einer Überprüfung unterzogen werden müssen, und verfügt des Weiteren über die notwendigen Mittel, die Überprüfung wie beschrieben selbst durchzuführen.
In einem ersten Ausführungsbeispiel zur Überprüfung eines Ausgangssignals bezüglich seines Signalcharakteristikum„Signallänge" kann in dem Eingangsmodul 116, bzw. in dem speziell dafür vorgesehenen bzw. reservierten Kanal des Eingangsmoduls 116, jede Flanke des zu überwachenden (Ausgangs-)Signals mit einem Zeitstempel versehen werden. Dieser Zeitstempel wird dadurch generiert, dass eine Zeitbasis von der Zeitbasiseinheit 103 zur Verfügung gestellt wird, deren Wert zum Zeitpunkt der eingehenden Signalflanke von dem Eingangsmodul 116 abgespeichert wird. Dieser Zeitstempel kann nun (wie im Folgenden näher ausgeführt) über die zentrale Routingeinheit 101 an den Multi- Kanal- Sequenzer 109 weitergeleitet und dort verarbeitet werden. Der Vielkanal- Sequenzer 109 (Figur 1) bzw. 200 (Figur 2) ist dabei eine über seine Register und den RAM 221 (z.B. durch die externe Recheneinheit) konfigurierbare und programmierbare Logikeinheit (mit Logikuntereinheiten wie arithmetisch-logische Einheit (ALU) 224 oder (Pre-)Decoder 220, 222, 223), die auch Rechenoperatio- nen und Vergleichsoperationen vornehmen kann. Der Vielkanal-Sequenzer 109 arbeitet ein Programm ab, welches im RAM 221 liegt und dort von der dem Timermodul 100 zugewiesenen externen Recheneinheit abgespeichert wird. Die Überprüfung eines Signals über die oben beschriebenen von dem Eingangsmo- dul 116 zugewiesenen Zeitstempel im Vielkanal-Sequenzer 109 kann beispielsweise mit folgendem Programmablauf realisiert werden:
1. Blockierendes Lesen des Zeitstempels der aktiven (ersten) Flanke aus dem Eingangsmodul 116 durch den Vielkanal-Sequenzer 109 über die Routingeinheit 101 zum Eingang 211 und Abspeichern in einem ersten Register des Vielkanal-
Sequenzer 109, z.B. in einem ersten Register des Registerblocks 233. Unter blockierendem Lesen wird dabei verstanden, dass der Vielkanal-Sequenzer 109 eine Anforderung an das Timer- Eingangsmodul 116 bezüglich Lesen stellt. Diese Leseanforderung wird zyklisch von der Routingeinheit 101 berücksichtigt und da- bei das Timer- Eingangsmodul 116 abgefragt, ob ein gültiger Wert, in diesem
Ausführungsbeispiel ein gültiger Zeitstempel, verfügbar ist. Erst wenn der Wert bzw. Zeitstempel verfügbar ist, wird im Programmablauf des Vielkanal- Sequenzer 109 fortgefahren. Der Vielkanal-Sequenzer bearbeitet alle anderen Aufgaben unabhängig davon, ob für den betrachteten Kanal (die betroffene Task) das Datum verfügbar ist oder nicht (Multi-Tasking).
2. Blockierendes Lesen des Zeitstempels der passiven (zweiten) Flanke aus dem Eingangsmodul 116 durch den Vielkanal-Sequenzer 109 über die Routingeinheit 101 und Abspeichern in einem zweiten Register, z.B. in einem zweiten Register des Registerblocks 233.
3. Differenzbildung zwischen zweitem und erstem Register und Speichern in einem dritten Register, insbesondere durch die ALU 224. 4. Prüfung, ob der Differenzwert im dritten Register den Maximalwert überschreitet, insbesondere durch die ALU 224. Wenn ja, wird ein Fehler signalisiert. Die Signalisierung des Fehlers erfolgt z.B. über ein spezielles Fehlersignal, z.B. an ein weiteres Modul (insbesondere die Monitor- Einheit 107) und/oder durch ein Fehlersignal an extern (d.h. an außerhalb des Timermoduls) und/oder durch Aus- lösung eines Interrupts an die externe Recheneinheit. Die möglichen Fehlersignal- bzw. Interruptleitungen des Multikanal-Sequenzer-Moduls 200 ist in Figur 2 nicht gezeigt, könnten aber zum Beispiel von der die Vergleiche ausführenden ALU 224 ausgehen. Die Fehlersignale bzw. Interrupts können im Folgenden Feh- lerbehandlungs- oder -korrekturs- Routinen triggern oder zum Beispiel die Um- Schaltung eines Steuergeräts, zu welchem das Timer-Modul gehört, in einen Sicherheitsmodus bewirken. Diese verschiedenen, möglichen Fehlersignal- Mechanismen gelten so auch für die übrigen Ausführungsbeispiele.
5. Prüfung, ob der Differenzwert im dritten Register den Minimalwert unterschreitet. Wenn ja, wird ein Fehler signalisiert. Die Signalisierung des Fehlers kann wie zu Schritt 4 beschrieben erfolgen.
6. Gehe zu Schritt 1.
Mit dem dargestellten Programmablauf ist es in einer vorteilhaften Ausgestaltung auch möglich, Toleranzen (z.B. für Verzerrungen auf dem Signalweg) zu berücksichtigen, indem der Toleranzwert in die Bestimmung des oben beschriebenen Maximal- bzw. Minimalwertes mit einberechnet wird. Wenn (nahezu) keine Toleranz zugelassen werden soll, so ist der Maximalwert (nahezu) gleich dem Minimalwert zu wählen.
In einem weiteren Ausgestaltungsbeispiel ist es auch möglich, ein gesendetes PWM-Signal in das Timer-Eingangsmodul 116 zurückzulesen und in dem Timer- Eingangsmodul 116 die PWM-Periode und die Dauer des High-Pegels als Sig- nalcharakteristika auszumessen (anstelle der Zeitstempelzuweisung als Signal- charakteristikum). Diese beiden Werte, Periode und Dauer, werden dann über die Routingeinheit 101 entsprechend dem obigen Programmablauf in das Vielkanal-Sequenzer-Modul 109 übertragen und dort mit vorgegebenen Perioden- und High- Werten verglichen (z.B. wieder Minimal- und Maximalwerte wie im ersten Beispiel beschrieben). Auch dabei können wieder Toleranzen hinzuaddiert oder abgezogen werden, bevor der Vergleich mit einem vorgegebenen Wert erfolgt. Wenn der Vergleich nicht wie erwartet ausfällt, wird wiederum ein Fehlersignal und/oder ein Interrupt generiert (siehe oben).
Wichtig ist es für eine zuverlässige Überwachung auf Signalverläufe dabei generell, dass gemeinsam benutzte Signale, z.B. die Takt- oder Zeitinformationen der Module 102 und 103, überwacht werden, ob sie zum Beispiel noch aktiv sind und nicht ausgefallen sind (z.B. Zeitbasis bleibt stehen), da die Inaktivität dieser ge- meinsam benutzten Signale das Ergebnis der beschriebenen Signalüberprüfungen verfälschen würden.
Für die Überwachung dieser Signale wie Takte oder Zeitbasen könnte z.B. ein GTM-externes Watchdog-Modul benutzt werden, das ein Fehlersignal generiert, wenn sich beispielsweise ein Taktsignal innerhalb einer bestimmten Zeit nicht ändert. In ähnlicher Weise kann die Zeitbasis auch beispielsweise durch Überwachung mittels einer externen Recheneinheit überwacht werden. Diese Aufgabe kann zum Beispiel auch vom in Figur 1 gezeigten Monitor-Modul 107 übernommen werden. Die Takte können dabei in der Einheit 107 auf Aktivität überwacht werden, diese wiederum von der Recheneinheit mehrfach (regelmäßig oder unregelmäßig) abgefragt werden. Auch bei einem Ausfall der Routing- Einheit 101 würden die oben beschriebenen Signalüberprüfungen nicht stattfinden können. Deshalb ist es auch wichtig, die Funktionsfähigkeit der Routing- Einheit 101 zu überwachen.
In einer bevorzugten Ausgestaltung der bisher beschriebenen Ausführungsbeispiele ist es in diesem Zusammenhang möglich, auch für jeden fehlerfreien Vergleich einen Interrupt auszulösen und/oder zusätzlich ein Signal an die Monitor- Einheit 107 zur Abspeicherung zu. Die Recheneinheit empfängt diesen Interrupt (wenn durch die Recheneinheit erwünscht, z.B. deaktivierbar bei zu großer Interrupt-Last an der Recheneinheit) und/oder fragt die Monitoreinheit 107 ab und erfährt damit, dass (überhaupt) ein Vergleich ordnungsgemäß stattgefunden hat. Damit kann die externe Recheneinheit implizit die Funktionsfähigkeit der benutzen Eingangskanäle, z.B. des Eingangsmoduls 116, des Routings über die Routingeinheit 101 und die Aktivität der benutzten Takte bzw. Zeitbasis (Module 102 und 103) feststellen. Insgesamt entsprechen diese Maßnahmen also der Ausgabe eines Aktivitätssignals bei der Durchführung des Vergleichs (unabhängig von seinem Ausgang).
Die Abfragezeitpunkte der Monitoreinheit 107 durch die Recheneinheit können durch die Einbeziehung der Recheneinheit flexibel sein und sich an die aktuellen Bedingungen der Anwendung jeweils anpassen. Das ist vorteilhaft gegenüber dem Einsatz eines externen Watchdogs mit festen Abfragezeiten.
Wenn im ersten Ausführungsbeispiel ein Vergleich des Zeitstempeldifferenzwertes im Multikanal-Sequenzer 109 auch für eine Minimum (minimale Zeitdauer des Eingangssignals) stattfindet, kann dabei zusätzlich auch überprüft werden, dass die Zeitbasis aktiv ist und nicht auf einem festen Wert stehengeblieben ist. Dies kann auch, wenn nur auf ein Maximum überprüft wird, neben einer Überprüfung auf das Maximum als separater Schritt im Programmablauf vorgesehen sein. Ist der Vergleich fehlerfrei (z.B. Maximalwert nicht überschritten), so kann in einer bevorzugten Ausgestaltung zusätzlich geprüft werden, ob die Signaldauer >0 ist. Dadurch kann eben eine möglicherweise nicht weiterlaufende Zeitbasis erkannt werden und über dies wiederum über ein Fehler-Signal gemeldet werden.
Durch diese Ausgestaltungen der Erfindung kann also die externe Recheneinheit in die Überprüfung des Signalvergleichs/ oder in die Signalüberprüfung und implizit in die weitere Überprüfung des GTM, z.B. der Aktivität der Zeitbasis, mit einbezogen werden. Die Recheneinheit besitzt eine eigene Zeitbasis, die üblicherweise durch einen zusätzlichen Watchdog überwacht wird, bleibt also auch im Fall einer fehlerhaften Zeitbasis des Timermoduls handlungsfähig.
Zur zusätzlichen Überprüfung der Signalaktivität am entsprechenden Kanal des Eingangsmoduls 116 kann zusätzlich eine ohnehin im Eingangsmodul 116 vorhandene Timeout- Erkennungseinheit (engl: Timeout Detection Unit, TDU) verwendet werden. Diese Einheit meldet an die Recheneinheit einen Interrupt, wenn sich innerhalb einer voreingestellten Zeitspanne keine Änderung am Signaleingang ergab.
In Figur 3 ist ein beispielhaftes Verfahren zur Überprüfung eines Ausgangssignals einer Hardware- Datenverarbeitungseinheit gezeigt.
In einem ersten Schritt 301 wird ein zu überprüfendes Ausgangssignal aus einer Hardware-Datenverarbeitungseinheit (HW-DV-Einheit) zusätzlich zum Ausgeben über ein Ausgangsmodul der HW-DV-Einheit (z.B. Ausgangsmodule 113 oder 114 in Figur 1) auch wieder in die HW-DV-Einheit eingelesen. Bei der HW-DV- Einheit handelt es sich insbesondere um ein Timer-Modul (z.B. Timer-Modul 100 aus Figur 1) vorzugsweise als Teil eines bzw. in Zusammenarbeit mit einem Au- tomotive-Steuergerät. Das wieder eingelesene Signal wird dabei in ein Eingangsmodul der HW-DV-Einheit (z.B. Eingangsmodul 116 in Figur 1) eingelesen. In einem zweiten Schritt 302 werden wie oben zu Figur für das Eingangsmodul 116 bzw. in den Ausführungsbeispielen beschrieben Signalcharakteristika des wieder eingelesenen Signals bestimmt und diesem zugewiesen. Im folgenden Schritt 303 werden die Signalcharakteristika von einem Logikmodul der HW-DV-Einheit (z.B. programmierbares Logikmodul 109 bzw. 200 in den Figuren 1 bzw. 2), z.B. über eine Routingmodul der HW-DV-Einheit (z.B. Routereinheit 101 in Figur 1), gelesen und gespeichert. Die gelesenen und gespeicherten Informationen über das zu überprüfende Signal werden im Schritt 304 durch das Logikmodul verarbeitet (zum Beispiel Dif- fernzbildung der Zeitstempel der ersten und der zweiten Flanke des Eingangssignals) und mit in den in der HW-DV-Einheit, insbesondere im Logikmodul, gespeicherten Werten verglichen. Der Vergleich kann dabei zum Beispiel mit Ma- ximal- und oder Minimalwerten, beispielsweise auch unter Einbeziehung von zugelassenen Werttoleranzen erfolgen. Insbesondere kann durch einen Zugriff auf die Register des Logikmoduls, in welchem die Vergleichswerte gespeichert werden, eine Konfiguration bzw. Veränderung der Vergleichswerte durch das Logikmodul und / oder die externe Recheneinheit je nach Anwendungsfall oder nach dem Wert bestimmter Parameter erfolgen.
Ist der Vergleich in Schritt 304 erfolgreich, befinden sich die gespeicherten Informationen bzw. Werte also je nach Art des Vergleichs in einem zugelassenen Intervall, unter einem Maximalwert, über einem Minimalwert oder entsprechen ex- akt einem vorgegebenen Wert, so folgt im Verfahren der Schritt 305. Ist der Vergleich dagegen nicht erfolgreich, also eine vorgeschriebene Vergleichsbedingung nicht erfüllt, verzweigt das Verfahren zu Schritt 306.
In Schritt 305 kann je nach Ausgestaltung des Verfahrens z.B. keine weitere Ak- tion erfolgen, da ein zulässiger Vergleich nicht unbedingt eine Handlung notwendig macht. In diesem Fall springt das Verfahren ohne weitere Maßnahme über einen Schritt 307 (Ende des Verfahrens) gegebenenfalls wieder zum Verfahrensbeginn 301. Alternativ können auch andere Handlungsweisen vorgesehen sein, insbesondere dass wie oben beschrieben auch im erfolgreichen Vergleichsfall ein Interrupt an die Recheneinheit geht und/oder eine Mitteilung bzw. Information darüber an ein weiteres Modul der HW-DV-Einheit (z.B. Monitor-Modul 107 in Fig. 1) geht bzw. dort gespeichert wird. Nach Durchführung oder nach Einleiten der vorgesehenen Maßnahmen bei erfolgreichen Vergleich springt gegebenenfalls das Verfahren wiederum über einen Schritt 307 (Ende des Verfahrens) zum Verfahrensbeginn 301. Im Schritt 306 werden im Fall eines erfolglosen Vergleichs die daraus zu resultierenden Maßnahmen ergriffen, bzw. in die Wege geleitet. Es kann dabei zum Beispiel ein Recheneinheit -Interrupt vorgesehen sein, eine Mitteilung bzw. Information über den erfolglosen Vergleich ein weiteres Modul der HW-DV-Einheit (z.B. Monitor-Modul 107 in Fig. 1) gehen bzw. dort abgespeichert werden. Je nach Fehler kann das Verfahren mit Schritt 306 abgeschlossen sein oder wiederum nach Abschluss oder nach Einleitung der Maßnahmen im Fehlerfall über den Schritt 307 (Ende des Verfahrens) gegebenenfalls wieder zum Verfahrensbeginn 301 springen.

Claims

Ansprüche
1. Timer-Modul (100) eines Steuergeräts mit mindestens einem Ausgangsmodul (113, 114), mindestens einem Eingangsmodul (116) und mindestens einem Logikmodul (109), dadurch gekennzeichnet, dass es Mittel aufweist, ein zu überprüfendes Ausgangssignal neben seiner Ausgabe über das Ausgangsmodul (113, 114) über das Eingangsmodul (116) einzulesen, für das zu überprüfende Ausgangssignal in dem Eingangsmodul (116) Sig- nalcharakteristika zu bestimmen,
durch das Logikmodul (109) die Signalcharakteristika aus dem Eingangsmodul (116) zu lesen und
die Signalcharakteristika in dem Logikmodul (109) mit mindestens einem Vergleichswert zu vergleichen.
2. Timer-Modul (100) nach Anspruch 1, dadurch gekennzeichnet, dass es Mittel aufweist, den mindestens einen Vergleichswert für den Vergleich durch eine externe Recheneinheit im Logikmodul (109) zu konfigurieren und zu programmieren.
3. Timer-Modul (100) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass es eine Routingeinheit (101) aufweist, über welche das Logikmodul (109) die zu überprüfenden Signalcharakteristika aus dem Eingangsmodul (116) einliest.
4. Timer-Modul (100) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass es Mittel aufweist, die Signalcharakteristika in dem Logikmodul (109) zu speichern.
5. Timer-Modul (100) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass es Mittel aufweist, im Fall eines erfolglosen Vergleichs ein Fehlersignal auszugeben und/oder einen Interrupt einer Recheneinheit zu veranlassen, mit welcher sie in Verbindung steht.
6. Timer- Modul (100) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass es Mittel aufweist, bei einer Durchführung des Vergleichs ein Aktivitätssignal zu generieren.
7. Timer-Modul (100) nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass es Mittel aufweist, in dem Eingangsmodul (116) Signalflanken des Ausgangssignal Zeitstempelwerte zuzuweisen.
8. Timer-Modul (100) nach Anspruch 7, dadurch gekennzeichnet, dass es Mittel aufweist, eine Differenz der Zeitstempelwerte in dem Logikmodul (109) zu überprüfen, ob sie größer Null ist.
9. Verfahren zur Überprüfung eines Ausgangssignals eines Timer-Modul (100) eines Steuergeräts, wobei das Timer- Modul (100) mindestens ein Ausgangsmodul (113, 114), mindestens ein Eingangsmodul (116) und mindestens ein Logikmodul (109) aufweist, dadurch gekennzeichnet, dass das zu überprüfende Ausgangssignal neben seiner Ausgabe über ein Ausgangsmodul (113, 114) über ein Eingangsmodul (116) in das Timer-Modul (100) eingelesen wird,
für das zu überprüfende Ausgangssignal in dem Eingangsmodul (116) Sig- nalcharakteristika bestimmt werden,
durch das Logikmodul (109) die Signalcharakteristika aus dem Eingangsmodul (116) gelesen und
die zu überprüfenden Signalcharakteristika in dem Logikmodul (109) mit mindestens einem Vergleichswert verglichen werden.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der mindestens eine Vergleichswert für den Vergleich durch eine externe Recheneinheit oder das Logikmodul (109) konfigurierbar und programmierbar sind.
11. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass das Logikmodul (109) die Signalcharakteristika aus dem Eingangsmodul (116) über eine Routingeinheit (101) einliest.
12. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Signalcharakteristika in dem Logikmodul (109) gespeichert werden.
13. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass im Fall eines erfolglosen Vergleichs Maßnahmen ergriffen werden.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Maßnahmen ein Fehlersignal und/oder einen Interrupt einer Recheneinheit, mit welcher das Timer-Modul (100) in Verbindung steht, umfassen.
15. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass bei einer Durchführung des Vergleichs ein Aktivitätssignal generiert wird.
16. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass die Signalcharakteristika Zeitstempelwerte sind, welche in dem Eingangsmodul (116) Signalflanken des Ausgangssignal zugewiesenen werden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass eine Differenz der Zeitstempelwerte in dem Logikmodul (109) überprüft wird, ob sie größer Null ist.
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